JPS598428A - 時分割集合形ｓ／ｐ変換回路 - Google Patents
時分割集合形ｓ／ｐ変換回路Info
- Publication number
- JPS598428A JPS598428A JP11758282A JP11758282A JPS598428A JP S598428 A JPS598428 A JP S598428A JP 11758282 A JP11758282 A JP 11758282A JP 11758282 A JP11758282 A JP 11758282A JP S598428 A JPS598428 A JP S598428A
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- Japan
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- channel
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- conversion
- rom
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M9/00—Parallel/series conversion or vice versa
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Time-Division Multiplex Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は時分割集合形ｓ／ｐ変換回路に関し、＠Ｋｓ／
ｐ変換出力ｔファームウェアとして生成した時分割集合
形Ｓ／Ｐ変換回路に関する。
ｐ変換出力ｔファームウェアとして生成した時分割集合
形Ｓ／Ｐ変換回路に関する。
多局数のシリアルデータ入力をパラレルデータ出力に変
換する場合、従来のハードロジックを用いた回路では、
各チャンネル毎にＳ／Ｐ変換回路を構成しなげればなら
ず、この為非常に多くの実装スペースを要し、検証にも
多くの時間を費さなければならなかった。
換する場合、従来のハードロジックを用いた回路では、
各チャンネル毎にＳ／Ｐ変換回路を構成しなげればなら
ず、この為非常に多くの実装スペースを要し、検証にも
多くの時間を費さなければならなかった。
本発明は上記の点に鑑みてなされたもので、多チャンネ
ルのｓ／ｐ変換動作を時分割処理可能とし、実装スペー
スの減少、ハードウェアの簡易化及び検証に要する時間
の低減を計った時分割集合形ｓ／ｐ変換回路を提供する
ことを目的とする。
ルのｓ／ｐ変換動作を時分割処理可能とし、実装スペー
スの減少、ハードウェアの簡易化及び検証に要する時間
の低減を計った時分割集合形ｓ／ｐ変換回路を提供する
ことを目的とする。
本発明ではこの目的を達成するために、Ｓ／Ｐｆ換出力
を７アームウエアとして生成するＲＯＭと、該ＲＯ）Ｊ
のチャンネル毎の読み出し出力を一時的に記１意する興
と、該ＲＡＭの出カケ前記ＲＯＭにフィードバックして
Ｓ／Ｐ変換処理部を構成し、このｓ／ｐ変換処理部に入
力されるシリアルデータ入力、該シリアルデータ入力に
同期したビットカウンタの出力、及び前記フィードバッ
ク入力に基づいて前記ＲＯＭで各チャンネルに対応した
ｓ／ｐｚ換出力を生成し、このＳ／Ｐｉ換出力を前記調
に一時記憶した値をラッチした出力により各チャンネル
毎に時分割化されたｓ／ｐ変換出力を得るようにしたこ
とを特徴としている。
を７アームウエアとして生成するＲＯＭと、該ＲＯ）Ｊ
のチャンネル毎の読み出し出力を一時的に記１意する興
と、該ＲＡＭの出カケ前記ＲＯＭにフィードバックして
Ｓ／Ｐ変換処理部を構成し、このｓ／ｐ変換処理部に入
力されるシリアルデータ入力、該シリアルデータ入力に
同期したビットカウンタの出力、及び前記フィードバッ
ク入力に基づいて前記ＲＯＭで各チャンネルに対応した
ｓ／ｐｚ換出力を生成し、このＳ／Ｐｉ換出力を前記調
に一時記憶した値をラッチした出力により各チャンネル
毎に時分割化されたｓ／ｐ変換出力を得るようにしたこ
とを特徴としている。
以下、本発明の一実施例を添附された図面と共に説明す
る。第１図は本発明に係る時分割集合形ｓ／ｐｚ換回路
の一実施例を示すブロック図である。
る。第１図は本発明に係る時分割集合形ｓ／ｐｚ換回路
の一実施例を示すブロック図である。
１０はｓ ／ｐｆ換出力出力ァームウェアとして生成す
るＲＯＭ、１２はこのＲＯＭｌ０からのチャンネル毎の
読み出し出力（ＲＯＭのプログラム出力０）を一時的に
記憶するＲＡＭ、１４はＲＡＩＩＪ １２の出力をラッ
チするラッチ回路であり、これらＲＯＭｌ０゜ＲＡＭ
１２ 、ラッチ回路１４を直列に接続すると共にラッチ
回路１４の出力をＲＯＭ １ ｏにフィードバックする
ことによりｓ／ｐ変換変換処理部Ｃ槽成している。また
、１６は複数チャンネルに対応したシリアルデータ入力
８１〜Ｓｎを選択する例えばスキャナーで構成された選
択入力部である。１８は前述したシリアルデータ入力８
１〜８ｎに同期シタカウンタ出力ＢＣ１，，ＢＣ２，Ｂ
Ｏ２・−・ＢＣＩＩＩを出力するビットカウンタである
１、２ｏは後述するチャンネル作成カウンタへのタイミ
ング信号ＴＭＩ、ラッチ回路１６の出力タイミング信号
ＴＭ２ 、及びＲＡＭ １２の読み出し書き込み信号Ｔ
Ｍ３Ｙ発生するタイミング回路である。２２はタイミン
グ回路２０からのタイミング信号ＴＭＩに応じてカウン
ト動作を行いチャンネル指定出方を発生するチャンネル
生成カウンタ”’Ｃ’アル、。
るＲＯＭ、１２はこのＲＯＭｌ０からのチャンネル毎の
読み出し出力（ＲＯＭのプログラム出力０）を一時的に
記憶するＲＡＭ、１４はＲＡＩＩＪ １２の出力をラッ
チするラッチ回路であり、これらＲＯＭｌ０゜ＲＡＭ
１２ 、ラッチ回路１４を直列に接続すると共にラッチ
回路１４の出力をＲＯＭ １ ｏにフィードバックする
ことによりｓ／ｐ変換変換処理部Ｃ槽成している。また
、１６は複数チャンネルに対応したシリアルデータ入力
８１〜Ｓｎを選択する例えばスキャナーで構成された選
択入力部である。１８は前述したシリアルデータ入力８
１〜８ｎに同期シタカウンタ出力ＢＣ１，，ＢＣ２，Ｂ
Ｏ２・−・ＢＣＩＩＩを出力するビットカウンタである
１、２ｏは後述するチャンネル作成カウンタへのタイミ
ング信号ＴＭＩ、ラッチ回路１６の出力タイミング信号
ＴＭ２ 、及びＲＡＭ １２の読み出し書き込み信号Ｔ
Ｍ３Ｙ発生するタイミング回路である。２２はタイミン
グ回路２０からのタイミング信号ＴＭＩに応じてカウン
ト動作を行いチャンネル指定出方を発生するチャンネル
生成カウンタ”’Ｃ’アル、。
本発明の一実施例は上記のように構成さｎており、次に
その動作を説明する。第２図囚〜（Ｌ）、第３図囚〜Ｉ
Ｌ）は夫々ｎチャンネル０ビツト状Ｊｉｌ、ｎチャンネ
ル１ビツト状態の第１図の各部の動作タイミングチャー
トで、δはＲＯＭのプログラム出力、Ｐは記憶されてい
た内容＊ 、 ｎ ＋ Ｉ） ＋ １ 、・・・はチャ
ンネルナンバー、ＤＩはシリアルデータ入力を夫々示し
ている。添字は第２図から第３図へ状態が遷移した時の
各データ内容を示すものとする。
その動作を説明する。第２図囚〜（Ｌ）、第３図囚〜Ｉ
Ｌ）は夫々ｎチャンネル０ビツト状Ｊｉｌ、ｎチャンネ
ル１ビツト状態の第１図の各部の動作タイミングチャー
トで、δはＲＯＭのプログラム出力、Ｐは記憶されてい
た内容＊ 、 ｎ ＋ Ｉ） ＋ １ 、・・・はチャ
ンネルナンバー、ＤＩはシリアルデータ入力を夫々示し
ている。添字は第２図から第３図へ状態が遷移した時の
各データ内容を示すものとする。
タイミング回路２０からの第２図体）のようなタイミン
グ信号ＴＭ１によってチャンネル作成カウンタ２２から
チャンネル指定出力がスキャナー１６゜ビットカウンタ
１８及びＲＡＭ １２に供給される。
グ信号ＴＭ１によってチャンネル作成カウンタ２２から
チャンネル指定出力がスキャナー１６゜ビットカウンタ
１８及びＲＡＭ １２に供給される。
これによって、スキャナー１６では指定されたチャンネ
ルにおけるシリアルデータ人力を選択しＲＯＭ １０に
入力する。この時、ビットカウンタ１８の各出力ＢＣＩ
、ＢＣ２，ＢＣ４は第２図ＩＧ） 、 ＋Ｈ） 。
ルにおけるシリアルデータ人力を選択しＲＯＭ １０に
入力する。この時、ビットカウンタ１８の各出力ＢＣＩ
、ＢＣ２，ＢＣ４は第２図ＩＧ） 、 ＋Ｈ） 。
ｔＩ）に夫々示されるようにすべて零即ちｎチャンネル
１ビツト状態であり、またＲＡＭ １２では指定された
チャンネルに応じた第２図＋Ｄ）に示さ几るようなアド
レス指定状態にある。ＲＯＭ １０では、前述したスキ
ャナー１６からの入力と、第２図ｔＢ） Ｋ示されるタ
イミング信号ＴＭ２に同期した第２図ｆＦ１に示される
フィードバック入力１ｎでと、ビットカウンタ１８の出
力とに基づき格納さｎたマイクロプログラムの実行によ
って、いわゆるファームウェアとして８／Ｐ変換出力を
生成し、こ八が第２図ＩＪ）に示されるＲＡＭ １２の
入力としてタイミング信号ＴＭ３に同期して書き込まｎ
ると共に読み出さｎた出力がラッチ回路１４にラッチさ
几る。これによって第２図ＩＢＩ ［示されるタイミン
グ信号ＴＭ２によって出力されるラッチ出力により、前
回までの第２図（Ｋ）に示されるＲＡＭ １２の出力、
即ち第２図（Ｌ）に示されるｓ／ｐ変換出力Ｐが、ラッ
チ回路１４からのラッチ出力によってＣ新される。
１ビツト状態であり、またＲＡＭ １２では指定された
チャンネルに応じた第２図＋Ｄ）に示さ几るようなアド
レス指定状態にある。ＲＯＭ １０では、前述したスキ
ャナー１６からの入力と、第２図ｔＢ） Ｋ示されるタ
イミング信号ＴＭ２に同期した第２図ｆＦ１に示される
フィードバック入力１ｎでと、ビットカウンタ１８の出
力とに基づき格納さｎたマイクロプログラムの実行によ
って、いわゆるファームウェアとして８／Ｐ変換出力を
生成し、こ八が第２図ＩＪ）に示されるＲＡＭ １２の
入力としてタイミング信号ＴＭ３に同期して書き込まｎ
ると共に読み出さｎた出力がラッチ回路１４にラッチさ
几る。これによって第２図ＩＢＩ ［示されるタイミン
グ信号ＴＭ２によって出力されるラッチ出力により、前
回までの第２図（Ｋ）に示されるＲＡＭ １２の出力、
即ち第２図（Ｌ）に示されるｓ／ｐ変換出力Ｐが、ラッ
チ回路１４からのラッチ出力によってＣ新される。
次に第３図の如く、ビットカウンタ１８の出力が第３図
（Ｇ） 、 ｔＨ） 、 （Ｉ） Ｋ示されるようにｎ
チャンネルｌビット状態に変化すると、スキャナー１６
によって選択さｎたシリアルデータ入力Ｄ’ｌＫ基づき
、まったく同様にして、ｓ／ｐ変換データの四新が行わ
れる。このように、ビットカウンタｌＢのカウンタ出力
が順次インクリメントさｎるに従って。
（Ｇ） 、 ｔＨ） 、 （Ｉ） Ｋ示されるようにｎ
チャンネルｌビット状態に変化すると、スキャナー１６
によって選択さｎたシリアルデータ入力Ｄ’ｌＫ基づき
、まったく同様にして、ｓ／ｐ変換データの四新が行わ
れる。このように、ビットカウンタｌＢのカウンタ出力
が順次インクリメントさｎるに従って。
シリアルデータ入力は対応したパラレルデータに時系列
的に割り当てられる。例えば、ビットカウンタ１８の出
力がデシマル値５ （ＢＣ１＝１．ＢＣ２＝＝０．ＢＣ
４二１）の時には、ｓ／ｐ変換データ（パラレルデータ
）のパラレルデータＰａｒａｌｌｅｌＤａｔ、ａ Ｏ〜
Ｐａｒａｌｌｅｌ Ｄａｔａ ４は、前ビットの値（ビ
ットカウンタ１８のデシマル値４の時の値）をフィード
バック入カニ。ｆとして使用してそのまま出力し、ラッ
チ回路１４のパラレルデータ出力ＰａｒａＩＩθＩ Ｄ
ａｔａ ５ Ｋ最新のシリアルデータの値を与える。
的に割り当てられる。例えば、ビットカウンタ１８の出
力がデシマル値５ （ＢＣ１＝１．ＢＣ２＝＝０．ＢＣ
４二１）の時には、ｓ／ｐ変換データ（パラレルデータ
）のパラレルデータＰａｒａｌｌｅｌＤａｔ、ａ Ｏ〜
Ｐａｒａｌｌｅｌ Ｄａｔａ ４は、前ビットの値（ビ
ットカウンタ１８のデシマル値４の時の値）をフィード
バック入カニ。ｆとして使用してそのまま出力し、ラッ
チ回路１４のパラレルデータ出力ＰａｒａＩＩθＩ Ｄ
ａｔａ ５ Ｋ最新のシリアルデータの値を与える。
第２図及び第３図は前述したように各チャンネルの状態
が時分割的に遷移している状態を示したものであるが、
こｎをＤチャンネルのみに着目し。
が時分割的に遷移している状態を示したものであるが、
こｎをＤチャンネルのみに着目し。
とットカウンタ１８の出力ＢＣＩ、ＢＣ２，シリアルデ
ータ人力とＳ／Ｐ変換出力（パラレルデータ出力）のみ
を取り出して描いたものが第４図である。この場合、シ
リアルデータ入力は第４図（、Ａ）に示さｎるように４
ビツトの場合を想定している。
ータ人力とＳ／Ｐ変換出力（パラレルデータ出力）のみ
を取り出して描いたものが第４図である。この場合、シ
リアルデータ入力は第４図（、Ａ）に示さｎるように４
ビツトの場合を想定している。
第４図ｔＢｌ 、 （Ｃりの如くビットカウンタ１８の
出力が夫ＡＢＣ１＝０ 、ＢＣ２＝ｏＩＢＣ１＝１．Ｂ
Ｃ２＝ｏ苓ＢＣＩ：［１、ＢＣ２＝＝、Ｉ ＨＢＣ＝１
、ＢＣ２＝＝１ と順次０から４へインクリメント
されるに従って、第４図（Ｄ）〜第４図（Ｇ）の如（Ｐ
ａｒａｌｌｅｌ Ｄａｔａ Ｏ〜３に第４１珀（Ａ）の
シリアルデータが時分ＩＩ的に割り当てられてい（状態
が理解さｎる。
出力が夫ＡＢＣ１＝０ 、ＢＣ２＝ｏＩＢＣ１＝１．Ｂ
Ｃ２＝ｏ苓ＢＣＩ：［１、ＢＣ２＝＝、Ｉ ＨＢＣ＝１
、ＢＣ２＝＝１ と順次０から４へインクリメント
されるに従って、第４図（Ｄ）〜第４図（Ｇ）の如（Ｐ
ａｒａｌｌｅｌ Ｄａｔａ Ｏ〜３に第４１珀（Ａ）の
シリアルデータが時分ＩＩ的に割り当てられてい（状態
が理解さｎる。
本発明は上述したようであるため、多チャンネルのｓ／
ｐ変換動作の時分割処理が可能となり、実装スペースの
減少、ＲＯＭの全チャンネル共用によりハードウェアの
簡易化及び検証に要する時間の低減が可能となる等の特
長を有する。
ｐ変換動作の時分割処理が可能となり、実装スペースの
減少、ＲＯＭの全チャンネル共用によりハードウェアの
簡易化及び検証に要する時間の低減が可能となる等の特
長を有する。
第１図は本発明に係る時分割集合形ｓ／ｐ変換回路の一
実施例のブロック図、第２図人乃至第２図ｆＬ）及び第
３図＋Ａ）乃至第３図（Ｌ）は、夫々第２図の回路にお
けるｎチャンネルθビット及びロチヤンネル１ビツトの
状態を示すタイミングチャート。 第４図人）乃至第４図（（））は第２図及び第３図にお
いてＤチャンネルのみに着目した時の４ビツトデータの
Ｓ／Ｐ変換動作を説明イろタイミングチャートである。 ＣＰ・・・ｓ／ｐ変換処理部、１０・・・ＲＯＭ、１２
・・・ＲＡＭ 、 １４・・・ラッチ回路、Ｘ６・・・
スキャナー、１８・・・ビットカウンタ、２２・・・チ
ャンネル作成カウンタ。 第３図 （Ｌ）＝ユ］＝】７
実施例のブロック図、第２図人乃至第２図ｆＬ）及び第
３図＋Ａ）乃至第３図（Ｌ）は、夫々第２図の回路にお
けるｎチャンネルθビット及びロチヤンネル１ビツトの
状態を示すタイミングチャート。 第４図人）乃至第４図（（））は第２図及び第３図にお
いてＤチャンネルのみに着目した時の４ビツトデータの
Ｓ／Ｐ変換動作を説明イろタイミングチャートである。 ＣＰ・・・ｓ／ｐ変換処理部、１０・・・ＲＯＭ、１２
・・・ＲＡＭ 、 １４・・・ラッチ回路、Ｘ６・・・
スキャナー、１８・・・ビットカウンタ、２２・・・チ
ャンネル作成カウンタ。 第３図 （Ｌ）＝ユ］＝】７
Claims (1)
- 【特許請求の範囲】 Ｉｌｌ Ｓ／Ｐ変換出力をファームウェアとして生成
するＲＯＭと、該ＲＯＭからのチャンネル毎の読み出し
出力を一時的に記憶するＲＡ）Ｊと、該ＲＡＭの出力を
ラッチするラッチ回路を直列に接続すると共に前記ラッ
チ回路の出力を前記ＲＯＭにフィードバックしてＳ／Ｐ
変換処理部を構成し、該ｓ／ｐ変換処理部に対して複数
チャタネ／ｌ／Ｉｃ対応したシリアルデータ入力を選択
する選択入力部と、前記シリアルデータに同期したカウ
ンタ出力を発生するビットカウンタと、所定のタイミン
グ信号に応じてカウント動作を行いチャン木ル指定出カ
ン発生するチャンネル生成カウンタとを設け、前記チャ
ンネル生成カウンタからのチャンネル指定出力にＬ６じ
て前記選択人力部において選択されたシリアルデータ入
力と前記ビットカウンタから出力されるカウンタ出方及
び前記ＲＯＭへのフィードバック人力とに基づき前記Ｒ
ＯＭで各チャンネルに対応したＳ／Ｐ変換出力を生成し
、このＳ／Ｐｆ換出力を前記チャンネル生成カウンタか
らのチャンネル指定出力によって指定された前記ＲＡＭ
の所定のアドレスへ、所定のタイミングで書き込むと共
に前記ラッチ回路へ読み出し、該ラッチ回路から所定の
タイミングで出力されるラッチ出力により各チャンネル
毎に時分割さｎたパラレルデータ出力を得るようにした
ことな特徴とする時分割集合形ｓ／ｐ変換回路。 （２） 前記選択入力部は、スキャナーであることを
特徴とする特許請求の範囲第１項記載の時分割集合形ｓ
／ｐ変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11758282A JPS598428A (ja) | 1982-07-06 | 1982-07-06 | 時分割集合形ｓ／ｐ変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11758282A JPS598428A (ja) | 1982-07-06 | 1982-07-06 | 時分割集合形ｓ／ｐ変換回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS598428A true JPS598428A (ja) | 1984-01-17 |
| JPH0117612B2 JPH0117612B2 (ja) | 1989-03-31 |
Family
ID=14715383
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11758282A Granted JPS598428A (ja) | 1982-07-06 | 1982-07-06 | 時分割集合形ｓ／ｐ変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS598428A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7016346B1 (en) | 1998-12-22 | 2006-03-21 | Switchcore A.B. | Apparatus and method for converting data in serial format to parallel format and vice versa |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5029771A (ja) * | 1973-05-03 | 1975-03-25 |
-
1982
- 1982-07-06 JP JP11758282A patent/JPS598428A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5029771A (ja) * | 1973-05-03 | 1975-03-25 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7016346B1 (en) | 1998-12-22 | 2006-03-21 | Switchcore A.B. | Apparatus and method for converting data in serial format to parallel format and vice versa |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0117612B2 (ja) | 1989-03-31 |
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