JPS597983B2 - デ−タシヨリホウシキ - Google Patents

Description

【発明の詳細な説明】 本発明は定められたマシンサイクルタイムを持つデータ
処理装置とそのマシンサイクルタイムとは必ずしも同期
していない外部装置の間のデータの授受を制御するデー
タ処理方式に関するものである。

ここにいう外部装置とはたとえばメモリユニットや入力
装置のように独立のタイミングで動作するユニットや装
置をいう。本発明は上記のようにマシンサイクルタイム
に関係があるので、はじめこの点につき説明しておくと
、データ処理装置の多くは或る定められたマシンサイク
ルを持つていて、１マシンサイクルに１つの基本動作を
行う。

この基本動作は制御記憶ユニットから読み出されたマイ
クロプログラムにより規定される。具体的にはマシンサ
イクルを周期としてくり返すタイミングパルスが作られ
、そのタイミングパルスによつて制御記憶ユニットにユ
ニット番地が送られ、その番地のデータが読み出され、
そのデータで示される動作が実行される。実行中または
実行結果は前記タイミングパルスによる各種レジスタや
フリツプフロツプの状態が変更されることにより基本動
作が実行される。このマシンサイクルは演算サイクルと
も呼ばれている。或る定められたマシンサイクルタイム
を持つデータ処理装置と或る決められたアクセスタイム
を持つメモリユニツトを組み合わせてデータ処理を行う
場合、メモリのアクセスタイムがデータ処理装置のマシ
ンサイクルタイムの整数倍になつていることが望ましい
。そして一般にメモリユニツトのアクセスタイムは一定
に作られている。しかしこのような構成にしてもデータ
処理装置から見たアクセスタイムは一定とはいえない。
それは、メモリユニツトにはデータ処理装置のほかにチ
ヤンネル装置などが接続されていて、データ処理装置か
らの使用要求は、チヤンネル装置などが使用中はそのア
クセスが終了するまで待たされることになるからである
。したがつてこのような構成の従来装置では、あとから
詳しく説明するが、マイク口プログラムが大きくなり又
作成にあたつてメモリユニツトのアクセスタイムとの関
係に深い注意を払わねばならず、またタイミングパルス
の停止によつて種々の不都合を生じていた。したがつて
本発明の目的は、マイクロプログラムが小さくてすみ而
も作成し易くし、またタイミングパルスを停止しなくて
すむデータ処理方式を提供しようとするものである。

本発明のデータ処理方式は、記憶素子を用いてデータを
格納するメモリユニツトにデータ処理装置から信号が送
られ、この信号に基づいて前記記憶素子からデータが読
出されデータ処理装置に送られるようにしてデータ処理
が行われるデータ処理方式において、読出し指定を主体
とするメモリユニツト起動信号をメモリユニツトに送出
する第５１の信号送出手段（データ処理装置内）と、メ
モリユニツト起動信号に基づいて記憶素子から指定され
たデータを読み出しセツトとして記憶する第１の記憶手
段（メモリユニツト内ノと、前述のデータをセツトする
時刻よりも一定時間前に間もなくデータを第１の記憶手
段にセツトします」という予告である応答信号をデータ
処理装置に送出する第２の信号送出手段（メモリユニツ
ト内）と、この応答信号をセツトし記憶しておく第２の
記憶手段（データ処理装置内）と、この第２の記憶手段
に記憶手段が記憶されているか否かの判定を行う判定手
段（データ処理装置内）と、この状態判定の結果応答信
号が記憶されていると判断されたら、そのまま続いて或
いは任意のサイクルの演算のあと或いは任意の時間のあ
と、データ読取りゲート信号を主体とした信号を第１の
記憶手段に送出してこの記憶手段に記憶されているデー
タを読み取るようにしたデータ読取り手段（データ処理
装置内）を含んでいるデータ処理方式である。

上記のデータ処理装置において、第２の記憶手段の状態
を判定して応答信号が記憶されていないと判断されたと
きは、結果的にはデータを読み取ることにはならなくて
もデータ読取りゲート信号の送出と応答信号の記憶の有
無の判定を交互に繰返えすか、或いは応答信号の記憶の
有無の判定のみを繰返すかして、判定の結果応答信号が
記憶されていると判断されたときに至つて前述のデータ
読取り動作を行うようにしたものである。次に図面を参
照して詳細に述べる。

第１Ａ図はおよび第１Ｂ図は本発明の特徴を明確にする
ために示した従来のデータ処理方式におけるアクセスタ
イムの１例を示した図である。

第１Ａ図において、マシンサイクル２の時刻ａでメモリ
ユニツトに読み出し指定のメモリユニツト起動信号を送
出する。データ処理装置内のタイミングパルスは、サイ
クル２の後サイクル３、サイクル４、サイクル５、・・
・・・・と連続して発生する。但しメモリユニツトより
データを読み出すまですることがなくなつたならば、タ
イミングパルスは発生したままでデータ処理装置の実行
動作は停止する。サイクル５の途中時刻ｂでメモリユニ
ツトからデータが送られて来たとすれば、サイクル５に
は間に合わずサイクル６以後で使われる。サイクル６以
後で使用されるためにはサイクル６の開始時点でデータ
処理装置内のレジスタにデータがセツトされなければな
らない。サイクル６の開始時点でレジスタにセツトする
ためには、サイクル４の終了時点あるいはサイクル５の
開始時点で読み出されたマイクロプログラムによりセツ
トすべきレジスタのゲートが開かなければならない。そ
して実質上のアクセスタイムは２〜５の４サイクルとな
る。しかしこの方法はメモリアクセスタイムが常にたと
えば４サイクルと一定の間はよいが、その数値が異なつ
てくると問題が生じる。すなわちたとえば第１Ｂ図に示
すようにサイクル２の時刻ａでメモリユニツトに読み出
し指定のメモリユニツト起動信号を送出し、サイクル４
の時刻ｂでメモリユニツトからデータが送られて来たと
すれば、サイクル４には間に合わずサイクル５以後で処
理されるが、サイクル５以後で処理されるためには第１
Ａ図におけると同じ考え方でサイクル３の終了時点ある
いはサイクル４の開始時点で読み出されたマイクロプロ
グラムによりセツトすべきレジスタのゲートが開かなけ
ればならない。すなわち実質上のアクセスタイムは２〜
４の３サイクルとなる。図示されていないが同様にメモ
リアクセスタイムがサイクル６の時刻ｂまでかかつた場
合には、サイクル７の開始時点でレジスタにセツトする
ためには先と同じ考え方でサイクル５の終了時点で読み
出されたマイクロプログラムによりセツトすべきレジス
タのゲートが開かなければならず、実質上のアクセスタ
イムは２〜６の５サイクルとなる。この事はデータ処理
装置内のセツトすべきレジスタのゲートを開くべきマイ
クロプログラムをサイクル３の終了時点からサイクル５
の終了時点までくり返し読み出さなければならない欠点
があることを示している。別の言い方をすればメモリア
クセスタイムの最小時間から最大時間までの間常にレジ
スタのゲートを開けるマイクロプログラムを読み出さな
ければならず、したがつて大きなマイクロプログラム必
要とする欠点を有する事である。第１Ｃ図は従来のデー
タ処理方式におけるアクセスタイムの他の例を示したも
のである。

この方式では、サイクル２の時刻ａでメモリユニツトに
読み出し指定のメモリユニツト起動信号を送出してから
一定時間後（図では２つ目のサイクル）あるいは図示し
てないが直ちにタイミングパルスを停止し、メモリユニ
ツトからデータが送られてくる時刻ｂでタイミングパル
スを再起動するようにしてある。この方式においてはタ
イミングパルスを停止させる必要があるので、メモリア
クセスタイム中にデータ処理装置内の他の回路でタイミ
ングパルスを必要とする場合には不都合となる。またメ
モリアクセスに関係するタイミングパルスのみ停止し他
のタイミングパルスは発生したままにしておく場合は、
メモリアクセスに関係するタイミングパルスと他のタイ
ミングパルスとの間に位相差が生じ、メモリアンサーデ
ータを他のタイミングパルスの回路で使用することが出
来なくなる欠点を有する。第１Ｄ図は本発明のデータ処
理方式におけるアクセスタイムの１例の図を示したもの
で、サイクル２の時刻ａでメモリユニツトに読み出し指
定を主体とする、メモリユニツト起動信号を送出した後
もタイミングパルスを停止せず、サイクル３、サイクル
４・・・・・・と連続してタイミングパルスを発生する
。

そしてメモリユニツトからデータが送られてくるサイク
ル４の時刻ｂより一定時間ｔだけ以前すなわちサイクル
４の開始時点でメモリユニツトから応答信号をもらう。
この応答信号はデータ処理装置で受け付けるのみで、何
ら処理装置内のデータ処理に能動的作用はしない。デー
タ処理装置内でメモリアクセス中に行うべき処理が終了
した時あるいはメモリアンサデータを使用する必要が生
じた時は、サイクル４の終了時あるいはサイタル５の開
始時点で、その時点で応答信号があつたことが分れば、
メモリアンサーデータをセツトすべきレジスタのグート
を開けるマイクロプログラムの入つている制御記憶ユニ
ツトのある番地（Ｎ）の内容を読み出すことによりただ
ちにメモリユニツトからのデータをデータ処理装置内の
レジスタにセツトできる回路を提供するものである。第
１Ｅ図は本発明のデータ処理方式におけるアクセスタイ
ムの更に他の例を示すもので、サイクル２の時刻ａでメ
モリユニツトに読み出し指定のメモリユニツト起動信号
を送出した後タイミングパルスを停止することなくサイ
クル３、サイクル４・・・・・・と連続してタイミング
パルスを発生する。そしてメモリユニツトからデータが
送られてくる時刻ｂより一定時間ｔだけ前に応答信号を
もらう。この応答信号は第１Ｄ図の場合と同じようにデ
ータ処理装置で受け付けるのみで何らデータ処理装置内
のデータ処理に能動的作用はしない。第１Ｅ図における
応答信号はサイクル５の終了時点であり、第１Ｄ図にお
ける応答信号より２サイクル程長くなつている。この事
はデータ処理装置より見たメモリユニツトのアクセスタ
イムが延びた事を意味する。データ処理装置内でメモリ
アクセス中に行うべき処理が終了した時あるいはメモリ
アンサーデータを使用する必要が生じた時、すなわちサ
イクル４の終了時あるいはサイクル５の開始時点で、メ
モリアンサーデータをセツトすべきレジスタのデータを
開けるマイクロプログラムの入つている制御記憶ユニツ
トのある番地（Ｎ）の内容を読み出す。しかしこの時点
では応答信号がないのでメモリユニツトからのアンサー
データをデータ処理装置内のレジスタにセツトする事は
行わず、本発明の実施例で示す回路により再度制御記憶
ユニツトの番地（Ｎ）の内容を読み出す。これは応答信
号があるまで自動的に続けられる。そして第１Ｅ図に示
すようにサイクル５の終了時、サイクル６の開始時点で
応答信号があればデータ処理装置内のレジスタにサイク
ル６の終了時サイクル７の開始時点でメモリユニツトか
らのアンサーデータをセツトする。なおこの例および第
１Ｄ図の例において、メモリユニツトに最初に送る信号
として従来装置に使用されている信号と同じ表現の「読
み出し指定のメモリユニツト起動信号］を用いたが、上
記の説明から明らなように、本発明においては従来の信
号に含まれていた読み出しセツトしたデータをデータ処
理装置に送るための読取りゲート信号は必要ないことに
注意すべきであるｏもつとも本発明において従来の信号
をそのまま用いることができるようにすることもできる
。第２図は本発明のデータ処理方式におけるデータ処理
装置を制御するマイクロプログラムの入つている制御記
憶ユニツトの一例を示した図である。アドレス作成１０
０の入力はマイクロインストラクシヨンレジスタ（ＭＩ
Ｒ）１０３及びレジスタ（ＲＥＧ）１０１と接続されて
いる。アドレス作成１００の出力は信号線２００が「Ｏ
」の時はＭＩＲｌＯ３のあとの第３Ａ図で説明されるＮ
Ａ部を出力し、信号線２００が「１」の時はＲＥＧｌＯ
ｌを出力する。アドレス作成１００の出力は、ＲＥＧｌ
Ｏｌとの記憶部１０２に接続して記憶部１０２の番地と
なる。アドレス作成１００で示された番地の内容は記憶
部１０２より読み出？虎１Ｒ１０３にセツトされる。Ｒ
ＥＧｌＯｌとＭＩＲｌＯ３は同一タイミングのＩ相のパ
ルスでセツトされる。１相のパルスについてはあとの第
６図の説明の所で説明する。

第３Ａ−１図〜第３Ａ−３図およびこれらに関連した第
３Ｂ図〜第３Ｅ図は第２図におけるＭＩＲｌＯ３にセツ
トされるマイクロインストラクシヨンの構成および各部
の指示内容をそれぞれ示したものであり、また第４図は
データ処理装置内のメモリユニツト制御回路を示したも
のである。

第３Ａ１図〜第３Ａ−３図の右端に示されているＮＡ部
は次のマイクロインストラクシヨンのアドレスを示す。
Ｍ部は第３Ｄ図に示すように「Ｏ」ならメモリリクエス
トなし、「１］ならメモリリクエスト有りを示す。Ｗ部
は第３Ｅ図に示すように「００］なら指定なし、「０１
」なら第４図中のＩＲ２Ｏｌ指定、［１０」なら第４図
中のバツフアーレジスタ（ＢＲ）２０２を指定する。Ａ
Ｃ部は第３Ｃ図に示された様になつている。０Ｐ１部、
０Ｐ２部、およびＤ部については、第３Ｂ図に示された
様になつている。

また第３Ａ−１ないし第３Ａ−３図の左端の４００は第
４図のアンドゲート２０３と第２入力ゲート２１８とに
接続されている。なお本発明に関係するマイクロインス
トラクシヨンの構成は第３Ａ−１図及び第３Ａ−２図に
示されたとおりである。第３Ａ−３図はデータ処理装置
内でメモリユニツト関係制御以外の制御を行うのに使用
される。もちろん第３Ａ−１図、第３Ａ−２、第３Ａ−
３図の区別が厳密に存在するわけではなく第３Ａ−３図
で第３Ａ−１を、又は第３Ａ−３図で第３Ａ−２図を同
時に実行しても一向にかまわない。本発明を説明するた
め便利上第３Ａ−１図、第３Ａ−２図、第３Ａ−３図は
区別したまでである。第４図のメモリユニツト制御回路
自体の動作については、あとに他の説明と関連して所々
に説明してある。

第５図はメモリユニツト３００を示す。

メモリユニツトにはデータ処理装置及びチヤンネル装置
等が接続されているが、この図からは省略してある。メ
モリアドレス３０１はデータ処理装置内の図示していな
いメモリアドレスレジスタの出力であり、書込みデータ
３２０は記憶素子３１１にメモリアドレス３０１で示す
番地に書き込むデータであり、コントロール信号３０２
はメモリユニツトに対して読み取り動作又は書き込み動
作等を行わしめる指定をする信号であり、これらメモリ
アドレス、書き込みデータ、コントロール信号はいずれ
も必要に応じて図示されていないデータ処理装置より供
給される。メモリユニツト起動信号３０３は第４図のア
ンドゲート２１５を通つて送られてきたものである。読
み取りゲート信号３０４は、第４図の遅延型フリツプフ
ロツプ２０９の出力であり、制御回路３１０及びアンド
ゲート３１３に接続されている。制御回路３１０はメモ
リユニツト内の各種制御を行う。すなわちデータ処理装
置よりメモリユニツト起動信号３０３を受けとり、メモ
リアドレス３０１を記憶素子３１１に送り、記憶素子３
１１からデータが読み出される時刻にレジスタ３１２の
ゲートを開いてそのデータをレジスタ３１２にセツトす
る等の制御を行う。アンドゲート３１３は信号線３０４
に読取りゲート信号があると、レジスタ３１２の内容を
信号線３０７に読み取りデータとして出力する。応答信
号３０６は制御回路３１０より出力され、第４図のアン
ドゲート２１３の第２入力ゲートに接続されている。第
６図はマシンサイクルタイムと、第４図中のゲート又は
フリツプフロツプ等のタイムチヤートを示した図である
。マシンサイクルタイムはＩ相のパルスから次のＩ相の
パルスまでの期間を言う。このＩ相のパルスから次のＩ
相のパルスまでを４等分し、その各々を順に相のパルス
、相のパルス、相のパルスを呼ぶ。第７Ａ図は第６図の
タイムチヤートに合うマイクロプログラムのタイムチヤ
ートを示したものである。

第６図と第７Ａ図のサイクル１，２，３，４，・・・・
・・は同一時刻を示す。第７Ａ図はサイクル１の時刻ａ
から時刻ｂまでかかつて第２図中のアドレス作成１００
でｎ番地を作成し、時刻ｂから時刻ｃまでかかつてその
内容を記憶部１０２より読み出すことを示している。読
み出されたデータは時刻ｃで第２図中のＭＩＲｌＯ３に
セツトされてデータ処理装置内の各種制御に使用される
。また時刻ｃにおいて第２図のアドレス作成１００の出
力をＲＥＧｌＯｌにセツトする。サイクル１の時刻ｃは
サイクル２の時刻ａと同一時刻であり、サイクル２にお
いてもサイクル１と同様時刻ａから時刻ｂまでかかつて
Ｘ番地を作成し、その内容を時刻ｃで読み出すことを示
す。以下同様に、サイクル３、サイクル４、サイクル５
・・・・・・と順次マイクロプログラムを読み出してデ
ータ処理装置はデータの処理を実行していくが、詳細に
ついては次の実施例のあとに詳しく説明する。第７Ｂ図
は或る特別の場合ｌこおけるマイクロプログラムのタイ
ムチヤートを示すものであるが、ノ詳細については次の
実施例のあとに説明する。

次に本発明のデータ処理方式の動作を第２図から第７Ａ
図を参照しながら第４図を中心に説明する。第２図のア
ドレス作成１００でｎ番地を出力したとする。第７Ａ図
のサイクル１でｎ番地は記憶部１０２に供給される。記
憶部１０２のｎ番地の内容が第７Ａ図のサイクル１の時
刻ｃでＭＩＲｌＯ３に出力される。出力されたものが第
３Ａ一１図で信号線４００が「ｏ」、Ｗが［００」、Ｍ
が［１」、ＮＡがＸ番地を指しているものとする。Ｍが
「１］すなわちメモリリクエスト有りとなつているので
第４図の信号線２１０がイネーブルされる。信号線２１
０はリクエスト制御回路２５０をイネーブルする。リク
エスト制御回路２５０は前回のメモリリクエストの制御
が終了しているかどうかを制御するものであるが、本発
明には無関係であり単なるスルー回路と考えてよい。こ
のリクエスト制御回路２５０の出力はアンドゲート２１
５の第２入力ゲート及び遅延型フリツプフロツプ（以下
単にＦＦといい、図には単一の丸で画いてある）２０６
と接続してある。アンドゲート２１５の第１入力は相の
パルスであり、リクエスト制御回路２５０の出力がイネ
ーブルされて、相のパルスが出た時にメモリユニツト起
動信号線３０３はイネーブルされる。ＦＦ２Ｏ６はリク
エスト制御回路２５０の出力がイネーブルされてｌ相の
パルスが出た時にセツトし、その出力をセツトリセツト
型フリツプフロツプ（以下単にＦＦといい、図には二重
の丸で画いてある）２０７に伝える。

この第４図には遅延型フリツプフロツプとして前記２０
６の他に２０８，２０９，２０４があり、セツトリセツ
ト型フリツプフロツプには前記２０７の他に２０５，２
０１，２０２がある。ＦＦ２Ｏ７はその信号を保持する
とともに相のパルスが出たときに遅延型のＦＦ２Ｏ８お
よびアンドゲート２１３の第１入力ゲートに伝える。Ｆ
Ｆ２Ｏ８はＦＦ２Ｏ７がセツトされた後のｌ相のパルス
でセツトされる。アンドゲート２１３は応答信号３０６
が来るまで条件が成立せずセツトリセツト型のＦＦ２Ｏ
５をセツトすることはない。ＦＦ２Ｏ８の出力はアンド
ゲ゛一ト２１１の第２入力ゲートおよびリクエスト制御
回路２５０に接続されている。アンドゲート２１１の第
１入力ゲート（古，ＦＦ２Ｏ５の出力である。ＦＦ２Ｏ
５は他にリクエスト制御回路２５０、アンドゲート２１
８の第１入力ゲート、アンドゲート２１１の第１入力ゲ
ートとそれぞれ接続してある。ＦＦ２Ｏ５の入力はアン
ドゲート２・１３の出力である。アンドゲート２１３の
．第１入カゲ゛一トはＦＦ２Ｏ７であつて現在「１」で
あり、第２入力ゲートは信号線３０６であつて現在メモ
リより応答信号がないので「Ｏ」である。したがつてア
ンドゲート２１３は条件が成立せずＦＦ２Ｏ５もセツト
されない。よつてアンドゲート２１１は、第２入力ゲー
トは２０８で「１」であるが第１入力ゲートが「ｏ」の
ため、条件が成立しない。アンドゲ゛一ト２１１の出力
はオアゲ゛一ト２１２の第２入力ゲートに接続する。オ
アゲート２１２の第１入力ゲートはりセツト信号セあり
、この信号はこの回路に電源を投入した時等の本回路を
初期設定する場合にのみイネーブルする。すなわち初期
には「１」となつているが、本回路が正常に動作してい
る場合においては「ｏ」である。すなわちオアゲート２
１２の条件は成立せず、したがつてＦＦ２Ｏ７はセツト
された状態を続ける。メモリユニツト起動信号線３０３
は第６図でよく分るようにサイクル２の相のパルスで、
第５図のメモリユニツト３００中の制御回路３１０を起
動する。

制御回路３１０はメモリアドレス３０１を記憶素子３１
１に送るとともに、コントロール信号３０２によつて記
憶素子３１１に対し読み出し又は書き込みを制御する。
今コントロール信号は読み出し指定とする。また制御回
路３１０は、読み出し動作を開始した後素子自身の遅れ
で定まる一定時間後に読み出しデータをレジスタ３１２
にセツトすることができるから、その時刻を予測してそ
の一定時間前に応答信号３０６をデータ処理装置に送出
する。ここに注意すべきはメモリユニツト起動信号３０
３よりこの応答信号３０６までの時間は一定していない
ことである〇それはメモリユニツトにデータ処理装置以
外にチヤネル装置等が接続されており、チヤネル装置等
が使用中はデータ処理装置からの使用要求は前記チヤネ
ル装置等のアクセスが終了するまで持ち合わせることに
よるためである。この持ち合せ制御は制御回路３１０に
より行われる。そこで応答信号３０６が第６図に示すよ
うにサイクル３の中程よりサイクル４の中程にかけてあ
るとすると、応答信号３０６は第４図のアンドゲート２
１３の第２入力ゲートに接続されているので、アンドゲ
ート２１３の条件が成立し、Ｉ相のパルスでＦＦ２Ｏ５
をセツトする。アンドゲート２１３の第１入力ゲートは
ＦＦ２Ｏ７の出力であつて「１」である。ＦＦ２Ｏ５の
出力はアンドゲート２０３の第１入力ゲート、ＦＦ２Ｏ
５の信号を反転してアンドゲート２１８の第１入力ゲー
ト、アンドゲート２１１の第１入力ゲート、及びリクエ
スト制御回路２５０と接続してある。アンドゲート２１
１の第２入カゲ゛一トはＦＦ２Ｏ８の出力であり、サイ
クル４の間セツトされているので、アンドゲート２１１
の条件は成立し、オアゲート２１２の第２入力ゲートに
入る。オアゲート２１２の第１入力ゲートはりセツト信
号であつて「ｏ」である。よつて第２入力ゲートによつ
てオアゲート２１２の出力は発生し、その後の相のパル
スでＦＦ２Ｏ７をりセツトする。ＦＦ２Ｏ７がりセツト
されるとアンドゲート２１３は以後条件が成立しない。
これは以後の応答信号３０６を受付けないようにする。
ＦＦ２Ｏ７がりセツトされたことによりＦＦ２Ｏ８も次
のＩ相のパルスでリセツトされる。したがつてアンドゲ
ート２１１はこれ以後条件は成立しない。以上のタイム
チヤートは第６図にまとめられているが、この図におい
てＦＦ２Ｏ５から２０７への矢印ａ−＋ｂはＦＦ２Ｏ５
によつてＦＦ２Ｏ７がりセツトされることを示す。また
ＦＦ２Ｏ５はあとに述べるように応答信号３０６により
セツトされる。故に２０７がセツトされ続ける時間は応
答信号３０６があるまでである０次に第７Ａ図を見ると
、さきにも説明したように、サイクル１でアドレス作成
１００によつて示されたｎ番地の内容はサイクル２の最
初でＭＩＲｌＯ３にセツトされる。

セツトされたデータはサイクル２の期間でデータ処理装
置内の各種ゲート、フリツプフロツプ（ＦＦ）等を制御
するが、ここからあとについて詳しく説明すると、ＭＩ
ＲｌＯ３にセツトされたデータは第３Ａ−１図で示す構
成になつている。データ処理装置内においてメモリユニ
ツト読み出し中にメモリユニツトとは関係ない仕事があ
る場合には、マイクロプログラムのＸ番地、ｘ＋１番地
、ｘ＋２番地が実行されなければならない。よつてｎ番
地のデータ第３Ａ−１図のＮＡ部はｘ番地を示し、Ｘ番
地のデータのＮＡ部はｘ＋１番地を、ｘ＋１番地のデー
タのＮＡ部はｘ＋２番地をそれぞれ示す。Ｘ番地からｘ
＋２番地のデータの構成は第３Ａ−３図の様な構成をと
つており、４００は「Ｏ」である。しかし第７Ａ図のサ
イクル２、サイクル３、サイクル４においてマイクロプ
ログラムＸ番地、ｘ＋１番地、ｘ＋２番地のアドレスを
作成し、サイクル３、サイクル４、サイクル５において
データ処理装置内の各種ゲート、フリツプフロツプ等を
制御することにより、データ処理装置内において行うべ
き仕事がなくなつた場合、あるいはメモリユニツトから
のデータを使用する必要が生じた場合は、マイクロプロ
グラムのｎ＋１番地が読み出される。ｎ＋１番地のマイ
クロプログラムはサイクル６の開始時点でＭＩＲｌＯ３
にセツトされる。ＭＩＲｌＯ３にセツトされたデータは
第３Ａ−２図で示す構成になつている。すなわち４００
が「１」であり、Ｗ部にメモリユニツトからのデータを
セツトすべきレジスタを指定している。なお前記ｎ＋１
番地については必ずｎ＋１番地である必要なく、何番地
であつてもよく、要は第３Ａ−２図の様な構成になつて
いればよい。第４図のアンドゲート２１８及び２０３の
第２入力は信号線４００を入力としているので信号線４
００が［０」の場合はいずれも条件は成立しない。第７
Ａ図のサイクル６の始めｌこはＭＩＲｌＯ３にｎ＋１番
地の内容が読み出される。このｎ＋１番地の内容を示し
た第３Ａ−２図の４００は「１」であり、信号線４００
をイネーブルする。信号線４００は第４図のアンドゲー
ト２０３の第２入力ゲートと接続してある。アンドゲー
ト２０３の第１入力ゲートはＦＦ２Ｏ５であり、サイク
ル６の始めには第６図よりセツトされているのでアンド
ゲート２０３は条件が成立しアンドゲート２０４を次の
相のパルスでセツトする。アンドゲート２１８の第１入
力はＦＦ２Ｏ５を反転したものであり、ＦＦ２Ｏ５がセ
ツトされておれば、すなわちメモリより応答信号があつ
た場合は、ＦＦ２Ｏ５が「１」となり２１８の第１入力
は「０」となる。

よつて信号線２００は「０］のままであり、ｎ＋１番地
のデータすなわち第３Ａ−２図のＮＡ部で示されるアド
レスがアドレス作成１００の出力となり、データ処理装
置は先へ進んでいく。ＦＦ２Ｏ４がセツトされると、オ
アゲート２１４の第２入力ゲートをイネーブルする。オ
アゲート２１４の第１入力ゲートはリセツト信号であり
これは「ｏ」である。よつてオアゲート２１４は第２入
力ゲートにより条件が成立し、ＦＦ２Ｏ５を次の相のパ
ルスでりセツトする。この様子は第６図の２０４から２
０５への矢印Ｃ→Ｄで示してある。ＦＦ２Ｏ４はまたＩ
相のパルスでＦＦ２Ｏ９をセツトする。ＦＦ２Ｏ９がセ
ツトされると信号線３０４をイネーブルする。信号線３
０４は第５図のメモリユニツトへの読み取りゲート信号
となり、メモリユニツトのレジスタ３１２の内容を信号
線３０７に出力する。信号線３０７は第４図のアンドゲ
ート２１６と２１７の第２入力ゲートに接続されている
。一方アンドゲート２１６及び２１７の第１入力ゲート
は２０４と接続されている。第３Ａ−２図のＷ部、くわ
しくいうならば第３Ａ−２図が読み出された第２図のＭ
ＩＲｌＯ３のＷ部は、第４図のＦＦ２３Ｏ及び２３１を
セツト又はりセツトする。ＦＦ２３Ｏ又．は２３１のデ
ータはデコーダー２３２によりデコードされて第３Ｅ図
の様に解釈され、ＩＲ指定の場合は信号線２３３をイネ
ーブルする。ＢＲ指定の場合は信号線２３４をイネーブ
ルする。信号線２３３はアンドゲート２１６の第３入力
ゲート、信号線２３４はアンドゲート２１７の第３入力
ゲートにそれぞれ接続されている。よつて第３Ａ一２図
のデータが読み出されＦＦ２Ｏ４がセツトされたことに
より、アンドゲート２１６又は２１７の条件が成立し、
ＩＲ２Ｏｌ又はＢＲ２Ｏ２に第５図のメモリユニツト３
００からのデータがセツトされる。これらのタイムチヤ
ートもまた第６図に示されている。第７Ｂ図はデータ処
理装置内においてメモリユニツト読み出し中に行うべき
仕事がない場合、あるいは次のサイクルでメモリユニツ
トからのデータを使用する場合のタイムチヤートを示す
。

サイクル１において第２図の記憶部１０２にｎ番地が指
定され、サイクル２の初めに第３Ａ−１図がＭＩＲｌＯ
３に読み出される。第３Ａ−１図の構成におけるマイク
ロプログラムの内容は、前記の場合と異なつてＮＡ部が
ｎ＋１番地を示していることであり、他は同じである。
すなわち４００が「ｏ」、Ｗが「００」、Ｍが「１」で
ある。Ｍが「１」であるのでメモリリクエスト有りとい
うことになり、よつて第４の信号線２１０がイネーブル
される。信号線２１０はリクエスト制御回路２５０をイ
ネーブルする。以下第４図の動作は前記説明した第６図
のタイムチヤートの様に行われる。第５図のメモリユニ
ツト３００からの応答信号３０６の返送されるタイミン
グも第６図と同様サイクル３の中程よりサイクル４の中
程とする。サイクル２においては第３Ａ−１図の４００
は「Ｏ」であるから、第４図のアンドゲート２１８の条
件は成立せず、信号線２００は「Ｏ」である。信号線２
００が［０」であると、第２図のアドレス作成１００は
ＭＩＲｌＯ３のＮＡ部を出力する。この場合ＮＡ部はｎ
＋１番地を指定している。サイクル２においてｎ＋１番
地が指定され、第７Ｂ図のサイクル３の初めに第３Ａ−
２図がＭＩＲｌＯ３に読み出される。第３Ａ−２図の４
００は「１」となつており、信号線４００をイネーブル
する。信号線４００は第４図のアンドゲート２０３及び
２１８に接続されている。アンドゲート２１８の第１入
力はＦＦ２Ｏ５の反転信号である。サイクル３の初めに
おいては、第６図よりＦＦ２Ｏ５はセツトされていない
ことが分る。ＦＦ２Ｏ５がセツトされていない時、すな
わちメモリより応答信号がない場合は、ＦＦ２Ｏ５は「
Ｏ」であるからアンドゲート２１８の第１入力ゲートは
ＦＦ２Ｏ５の反転で［１」となる。今信号線４００は「
１」であるからアンドゲート２１８の条件が成立し、信
号線２００は「１」となる。信号線２００が「１」とな
るとアドレス作成１００はサイクル３の初めにおいてＲ
ＥＧｌＯｌの内容を記憶部１０２に送る。ＲＥＧｌＯｌ
はサイクル３においてはｎ＋１番地を指示するデータが
入つており、再度ｎ＋１番地のデータがＭＩＲｌＯ３に
読み出される。これは第７Ｂ図においてサイクル３でア
ドレス作成１００の出力がｎ＋１で示されている事によ
り理解できる。ｎ＋１番地のデータは第３Ａ−２図のデ
ータであるから、４００は「１」となつており、再度信
号線４００をイネーブルする。そして再度アンドゲート
２１８の条件が確められる。これはメモリユニツト３０
０から応答信号があるまで自動的に続けられる。当然の
事ながらアンドゲート２１１はＦＦ２Ｏ５がセツトされ
ない限り条件が成立せず、オアゲート２１２をイネーブ
ルしない。よつてＦＦ２Ｏ７および２０８はセツトされ
たままの状態を保つ。同様にアンドゲート２０３も条件
が成立せず、したがつてＦＦ２Ｏ４はセツトされないで
いる。サイクル３の中程よりサイクル４の中程にかけて
応答信号３０６があると、次のＩ相のパルスでＦＦ２Ｏ
５がセツトされる。

アンドゲート２１８の第１入力ゲートは２０５を反転し
たものであるため、アンドゲート２１８は成立せずした
がつて信号線２００をイネーブルしない。信号線２００
が「０」であると第２図のアドレス作成１００はＭＩＲ
ｌＯ３のＮＡ部すなわち第３Ａ−２図のＮＡ部をその出
力とする。第３Ａ−２図のＮＡ部がＸ＋３番地を指定し
ているとｘ＋３番地がアドレス作成１００の出力となる
。これは第７Ｂ図のサイタル４におけるアドレス１００
の出力がｘ＋３番地となつていることにより示される。
これら第７Ｂ図の動作は、ｎ＋１番地における制御記憶
ユニツトのデータはその時にメモリ応答信号３０６があ
ろうがなかろうが同一のものが可能であつてメモリユニ
ツトのアクセスタイムを意識せずにマイクロプログラム
を作成することが出来ることを示している。以上説明し
たように、本発明によれば次のような利点が得られる。

すなわちレジスタのゲートを開けるマイクロプログラム
の読出しをメモリアクセスタイムの最小時間から最大時
間まで同一構成のマイクロプログラムを用意し実行する
ような必要がないこと、すなわちマイクロプログラムが
少なくて済み、またタイミングパルスの停止を必要とし
ないところからそのタイミングパルスを使用する他の回
路を妨害することがなく、更にマイクロプログラムの作
成時にメモリユニツトのアクセスタイムを全く意識しな
くてすむ。なお更に他の利点としてマイクロプログラム
を任意の時間連続して実行しても或いは１語づつ区切つ
て実行しても、メモリアクセスを円滑に行うことが可能
となる。

【図面の簡単な説明】

第１Ａ図、第１Ｂ図、第１Ｃ図は従来方法のアクセスタ
イムを示す図、第１Ｄ図、第１Ｅ図は本発明のアクセス
タイムを示す図、以下すべて本発明に関するもので、第
２図は制御記憶ユニツトの一例を示すプロツク図、第３
Ａ−１図、第３Ａ一２図、第３Ａ−３図はマイクロプロ
グラムの構成を示す図、第３Ｂ図、第３Ｃ図、第３Ｄ図
、第３Ｅ図は第３Ａ−１図、第３Ａ−２図、第３Ａ−３
図中の各部の指示内容をそれぞれ示す図、第４図はデー
タ処理装置内のメモリユニツト制御回路の一例を示した
図、第５図はメモリユニツトの一例を示した図、第６図
は第４図中のゲートおよびフリツプフロツプのタイムチ
ヤートを示した図、第７Ａ図、第７Ｂ図はマイクロプロ
グラムのアドレスとそのデータのタイムチヤートを２つ
の例についてそれぞれ示した図である。 記号の説明：１〜８はサイクルの番号、１００はアドレ
ス作成、１０１はレジスタ（ＲＥＧ）、１０２は記臆部
、１０３はマイクロインストラクシヨンレジスタ（ＭＩ
Ｒ）、２００は信号線、２０１はインストラクシヨンレ
ジスタ（Ｒ）、２０２はバツフアレジスタ（ＢＲ）、２
１０は信号線、２５０はリクエスト制御回路、３００は
メモリユニツト、３０１はメモリアドレス、３０２はコ
ントロール信号、３０３はメモリユニツト起動信号、３
０４は読取りゲート信号、３０６は応答信号、３０７は
読取りデータ、３１０は制御回路、３１１は記憶素子、
３１２はレジスタを示す。

Claims (1)

【特許請求の範囲】
1. １ 記憶素子を用いてデータを格納するメモリユニット
   にデータ処理装置から信号が送られ、この信号に基づき
   前記記憶素子からデータが読み出され前記データ処理装
   置に送られるようにしてデータ処理が行われるデータ処
   理方式において、前記データ処理装置に設けられ、前記
   メモリユニットにメモリユニット起動信号を送出する第
   １の信号送出手段と、前記メモリユニットに設けられ、
   前記メモリユニット起動信号に基づき前記記憶素子から
   データを読み出してセットし記憶する第１の記憶手段と
   、前記メモリユニットに設けられ、前記データをセット
   するより一定時間前に、前記セットすることを予告する
   応答信号を前記データ処理装置に送出する第２の信号送
   出手段と、前記データ処理装置に設けられ、前記応答信
   号をセットし記憶する第２の記憶手段と、前記データ処
   理装置は設けられ、前記第２の記憶手段に前記応答信号
   が記憶されているか否かの判定を行う判定手段と、前記
   データ処理装置に設けられ、前記判定により前記応答信
   号が記憶されていると判定されたあと、データ読取りゲ
   ート信号を前記第１の記憶手段に送出してこの記憶手段
   に記憶されているデータを読み取るデータ読取り手段を
   含むことを特徴とするデータ処理方式。