JPS5978576A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
- Publication number
- JPS5978576A JPS5978576A JP57188604A JP18860482A JPS5978576A JP S5978576 A JPS5978576 A JP S5978576A JP 57188604 A JP57188604 A JP 57188604A JP 18860482 A JP18860482 A JP 18860482A JP S5978576 A JPS5978576 A JP S5978576A
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- JP
- Japan
- Prior art keywords
- electrode
- dirt
- semiconductor device
- semiconductor
- forming
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- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/68—Floating-gate IGFETs
- H10D30/681—Floating-gate IGFETs having only two programming levels
Landscapes
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明はＰＲＯＭ （Ｒｒｏｇｒｌｍｍａｂｌｅ Ｒ
ｅａｄＱｎｌｙ Ｍｅｍｏｒｙ）等として使用される半
導体装置およびその製造方法に関する。
ｅａｄＱｎｌｙ Ｍｅｍｏｒｙ）等として使用される半
導体装置およびその製造方法に関する。
従来よシ一般的に使用されているＦＲＯＭは第１図に示
すように、Ｐ型シリコン基板・１・上に絶縁膜２１で互
−いに分離されたフローティングダート３およびコント
ロールゲート４を有してお勺、コントロールゲート４Ｖ
ｃ高電圧を与えることによってソース領域５およびドレ
イン領域６間のチャネル領域７が反転してトランジスタ
がオン状態となる。このときに、チャネル領域７から絶
縁膜２を通して７０−テインググート３にキャリアが蓄
積されこのトランジスタの閾値電圧を変化させる。すな
わち、この閾値電圧の変化を記憶素子の記憶機能として
利用する。
すように、Ｐ型シリコン基板・１・上に絶縁膜２１で互
−いに分離されたフローティングダート３およびコント
ロールゲート４を有してお勺、コントロールゲート４Ｖ
ｃ高電圧を与えることによってソース領域５およびドレ
イン領域６間のチャネル領域７が反転してトランジスタ
がオン状態となる。このときに、チャネル領域７から絶
縁膜２を通して７０−テインググート３にキャリアが蓄
積されこのトランジスタの閾値電圧を変化させる。すな
わち、この閾値電圧の変化を記憶素子の記憶機能として
利用する。
上記のような従来のＦＲＯＭでは次のような欠点がある
。
。
（１）２層のフローティングダート３およびコントロー
ルｒ−）４が積層して形成されるため、基板表面に大き
な段差が生じ、ダート電極形成後のアルミニウム等によ
る配線工程において、上記段差部での配線の段切れの問
題や配線パターンの精度の悪化等の問題が起きる。
ルｒ−）４が積層して形成されるため、基板表面に大き
な段差が生じ、ダート電極形成後のアルミニウム等によ
る配線工程において、上記段差部での配線の段切れの問
題や配線パターンの精度の悪化等の問題が起きる。
（２） ＦＲＯＭでは書き込み時において、コントロ
ールダート４からチャネル領域７に電界を与え反転させ
るが、コントロールダート４とチャネル領域７との間に
フローティングゲート３が介在し、通常のＭＯＳ ）ラ
ンシンタに比ベチャネル領域７までの距離が長い。従っ
て、通常のＭＯＳ ）ランシンタのダート電圧に比べ、
はるかに高い電圧をコントロールダートに与えなければ
ならない。
ールダート４からチャネル領域７に電界を与え反転させ
るが、コントロールダート４とチャネル領域７との間に
フローティングゲート３が介在し、通常のＭＯＳ ）ラ
ンシンタに比ベチャネル領域７までの距離が長い。従っ
て、通常のＭＯＳ ）ランシンタのダート電圧に比べ、
はるかに高い電圧をコントロールダートに与えなければ
ならない。
（３） ＦＲＯＭに限らないが、素子の微細化に伴い
、基板表面のチャネル領域７よシ下方の部位において図
の破線８で示すようにソース・ドレイン間に直接電流が
流れ始めるパンチスルー現象が顕著とな多素子特性が劣
化する。
、基板表面のチャネル領域７よシ下方の部位において図
の破線８で示すようにソース・ドレイン間に直接電流が
流れ始めるパンチスルー現象が顕著とな多素子特性が劣
化する。
この発明は上記のような点に鑑みなされたもので、半導
体素子表面の段差をよシ小さいものとし、ＰＲＯＭｈＪ
Ｋおけるコントロールゲート電圧の低電圧化が実現でき
、素子の微細化に伴うパンチスルー現象を防止できる半
導体装置およびその製造方法を提供することを目的とす
る〇〔発明の概要〕 すなわちこの発明による半導体装置およびその製造方法
では、第１のダート電極を絶縁膜で覆った状態で半導体
基体内に埋め込むように形成し、この絶縁膜で覆われた
第１のダート電極近傍に少なくともソース・ドレイン領
域予定部に連結する半導体層を形成し、この半導体層上
にダート絶縁膜を形成する。その後、上記ダート絶縁膜
上に第２のダート電極を形成し、ソース・ドレイン領域
予定部上のケ゛−ト絶縁膜を除去して所定のソース・ド
レイン領域を形成し、それぞれ上記第１のダート電極と
第２のダート電極とのいずれか一方をフローティングゲ
ート、いずれか他方をコントロールゲートとし、第１の
ダート電極と第２のダート電極とで挾まれた半導体層を
チャネル領域とするようにしたものである。
体素子表面の段差をよシ小さいものとし、ＰＲＯＭｈＪ
Ｋおけるコントロールゲート電圧の低電圧化が実現でき
、素子の微細化に伴うパンチスルー現象を防止できる半
導体装置およびその製造方法を提供することを目的とす
る〇〔発明の概要〕 すなわちこの発明による半導体装置およびその製造方法
では、第１のダート電極を絶縁膜で覆った状態で半導体
基体内に埋め込むように形成し、この絶縁膜で覆われた
第１のダート電極近傍に少なくともソース・ドレイン領
域予定部に連結する半導体層を形成し、この半導体層上
にダート絶縁膜を形成する。その後、上記ダート絶縁膜
上に第２のダート電極を形成し、ソース・ドレイン領域
予定部上のケ゛−ト絶縁膜を除去して所定のソース・ド
レイン領域を形成し、それぞれ上記第１のダート電極と
第２のダート電極とのいずれか一方をフローティングゲ
ート、いずれか他方をコントロールゲートとし、第１の
ダート電極と第２のダート電極とで挾まれた半導体層を
チャネル領域とするようにしたものである。
以下図面を参照してこの発明の一実施例を説明する。第
２図（Ａ）において、Ｐ型シリコン基板１１上に順Ｖｃ
３００１の膜厚の酸化シリコン膜１２および２０００Ｘ
の膜厚の窒化シリコン膜１３を積層被着し、反応性イオ
ンエツチング等の異方性エツチングによる写真蝕刻法に
よって９２化シリコン膜１３および酸化シリコン膜１２
およびＰ型シリコン基板１ノを選択的にエツチングし、
Ｐ型シリコン基板１１に溝部１４を形成する。
２図（Ａ）において、Ｐ型シリコン基板１１上に順Ｖｃ
３００１の膜厚の酸化シリコン膜１２および２０００Ｘ
の膜厚の窒化シリコン膜１３を積層被着し、反応性イオ
ンエツチング等の異方性エツチングによる写真蝕刻法に
よって９２化シリコン膜１３および酸化シリコン膜１２
およびＰ型シリコン基板１ノを選択的にエツチングし、
Ｐ型シリコン基板１１に溝部１４を形成する。
次に、第２図（Ｂ）に示すように上記窒化シリコン膜１
３をマスクとしだ熱酸化法によって、上記溝部１４の側
壁および底部に約２０００１の第１の酸化シリコンノｌ
を成長させ、その後第１のダート電極材としての多結晶
シリコン１５を上記溝部１４の幅のＡ以上の膜厚で形成
し、更にこの多結晶シリコン１５の低抵抗化を図るタメ
、この多結晶シリコン１５にリンをドープする。ここで
、多結晶シリコン１５は面の方向に拘らずほぼ一様の膜
厚で被着するため、図のように上記溝部１４を完全に埋
め込むように多結晶シリコン１５が形成される。
３をマスクとしだ熱酸化法によって、上記溝部１４の側
壁および底部に約２０００１の第１の酸化シリコンノｌ
を成長させ、その後第１のダート電極材としての多結晶
シリコン１５を上記溝部１４の幅のＡ以上の膜厚で形成
し、更にこの多結晶シリコン１５の低抵抗化を図るタメ
、この多結晶シリコン１５にリンをドープする。ここで
、多結晶シリコン１５は面の方向に拘らずほぼ一様の膜
厚で被着するため、図のように上記溝部１４を完全に埋
め込むように多結晶シリコン１５が形成される。
続いて、形成した多結晶シリコン１５のほぼ膜厚分だけ
多結晶シリコン１５をエッチバック法によシ表面からエ
ツチングし、第２図（Ｃ）に示すように溝部１４の内部
にのみ多結晶シリコン１５を残す。尚、以下この多結晶
シリコン１５を第１のダート電極１５と称す。
多結晶シリコン１５をエッチバック法によシ表面からエ
ツチングし、第２図（Ｃ）に示すように溝部１４の内部
にのみ多結晶シリコン１５を残す。尚、以下この多結晶
シリコン１５を第１のダート電極１５と称す。
この後第２図０）に示すように窒化シリコン膜１３をマ
スクとしだ熱酸化法により第１のゲート電極１５０表面
の露出部を選択的に酸化し、前記第１の酸化シリコン１
２′と共に第１のダート電極１５を囲むように第２の酸
化シリコン１２〃を形成する。ここでこの第２の酸化シ
リコン１２〃は基板１１上の酸化シリコン膜１２よシも
膜厚が厚くなるまで酸化する。
スクとしだ熱酸化法により第１のゲート電極１５０表面
の露出部を選択的に酸化し、前記第１の酸化シリコン１
２′と共に第１のダート電極１５を囲むように第２の酸
化シリコン１２〃を形成する。ここでこの第２の酸化シ
リコン１２〃は基板１１上の酸化シリコン膜１２よシも
膜厚が厚くなるまで酸化する。
次に、窒化シリコン膜１３を除去し、前記酸化シリコン
膜１２の膜厚分に相当する厚みまでウェー・表面の酸化
シリコンをエツチングして、第２図０）に示すようにシ
リコン基板１１面を露出させる。このとき、図に示すよ
うに第１のダート電極１５を囲むように第１および第２
の酸化シリコン１７？′、１２〃が残る。
膜１２の膜厚分に相当する厚みまでウェー・表面の酸化
シリコンをエツチングして、第２図０）に示すようにシ
リコン基板１１面を露出させる。このとき、図に示すよ
うに第１のダート電極１５を囲むように第１および第２
の酸化シリコン１７？′、１２〃が残る。
この後、第２図（的に示すようにウェー・表面に約２０
００Ｘの膜厚の多結晶シリコン層１６を形成する。
００Ｘの膜厚の多結晶シリコン層１６を形成する。
そして、周知の手段によって第２図（Ｇ）に示すように
、素子分離層１７としての酸化シリコン膜およびデート
酸化膜１８を形成する。
、素子分離層１７としての酸化シリコン膜およびデート
酸化膜１８を形成する。
引き続き、第２図（６）に示すように第１のグート電極
１５上のダート酸化膜１８上面に第２のダート電極１９
を形成し、不要な部分のケ゛−ト酸化膜１８を除去して
、所定のソース領域２０およびドレイン領域２ノを形成
し、層間絶縁膜２３、配線パターン２４等を形成する。
１５上のダート酸化膜１８上面に第２のダート電極１９
を形成し、不要な部分のケ゛−ト酸化膜１８を除去して
、所定のソース領域２０およびドレイン領域２ノを形成
し、層間絶縁膜２３、配線パターン２４等を形成する。
上記のようにして形成したＦ ＲＯＭでは、基板１ノに
埋め込まれるように形成された第１のデート電極１５と
、基板１ノ上に形成された第２のダート電極ノ９とのい
ずれか一方をフローティングゲート、いずれか他方をコ
ントロー）ｌｚ、１ゞ−トとするものである。そして、
この第１および第２のダート電極１５．１９で挾まれた
多結晶シリコン層１６がチャネル領域となり、例えば第
２のダート電極１９をコントロールゲートとすれば、Ｆ
ＲＯＭが書き込みをするときには、チャネル領域となる
多結晶シリコン層１６が反転し、下層の第１のゲート電
極１５にキャリア（ホットエレクトロン）が注入されれ
ばよい。
埋め込まれるように形成された第１のデート電極１５と
、基板１ノ上に形成された第２のダート電極ノ９とのい
ずれか一方をフローティングゲート、いずれか他方をコ
ントロー）ｌｚ、１ゞ−トとするものである。そして、
この第１および第２のダート電極１５．１９で挾まれた
多結晶シリコン層１６がチャネル領域となり、例えば第
２のダート電極１９をコントロールゲートとすれば、Ｆ
ＲＯＭが書き込みをするときには、チャネル領域となる
多結晶シリコン層１６が反転し、下層の第１のゲート電
極１５にキャリア（ホットエレクトロン）が注入されれ
ばよい。
尚、上記チャネル領域となるダート電極で挾まれた半導
体層（多結晶シリコン層１６）は、上記のような多結晶
シリコン層１６を形成した後よ多結晶性を良好なものと
するためにレーザビーム或いは電子ビーム等のエネルギ
ービームの照射によるアニール処理を施して再結晶させ
ても良く、多結晶シリコン層ノロの代わりにエピタキシ
ャル法によってチャネル領域となるシリコン層を形成し
ても良い。
体層（多結晶シリコン層１６）は、上記のような多結晶
シリコン層１６を形成した後よ多結晶性を良好なものと
するためにレーザビーム或いは電子ビーム等のエネルギ
ービームの照射によるアニール処理を施して再結晶させ
ても良く、多結晶シリコン層ノロの代わりにエピタキシ
ャル法によってチャネル領域となるシリコン層を形成し
ても良い。
また、第１のダート電極１５（多結晶シリコン１５）に
対し基板１ノ側、すなわち第１ケ゛−ト電極の下側にお
いて反転層が形成されることを防ぐために、第２図（Ａ
）で示した溝部１４の形成後上記基板１ノと同じ導電型
の不純物を溝部１４にイオン注入することによって反転
防止層を形成し素子の電気的特性の向上を図ることも可
能である。
対し基板１ノ側、すなわち第１ケ゛−ト電極の下側にお
いて反転層が形成されることを防ぐために、第２図（Ａ
）で示した溝部１４の形成後上記基板１ノと同じ導電型
の不純物を溝部１４にイオン注入することによって反転
防止層を形成し素子の電気的特性の向上を図ることも可
能である。
更に、上記第１のダート電極１５を多結晶シリコンで形
成するばかυでなく、モリブデンシリサイド或いはタン
グステンシリサイド等の金属シリサイドを用いても良く
、同様に第２のダート電極１９の電極材も多結晶シリコ
ンの他、上記のような金属シリサイド或いはアルミニウ
ム等を用いて形成することができる。
成するばかυでなく、モリブデンシリサイド或いはタン
グステンシリサイド等の金属シリサイドを用いても良く
、同様に第２のダート電極１９の電極材も多結晶シリコ
ンの他、上記のような金属シリサイド或いはアルミニウ
ム等を用いて形成することができる。
以」二のようにこの発明によれば、従来の素子と比らべ
明らかなように、フローティングゲートおよびコントロ
ールゲートのいずれか一方７５二半導体基体内に埋め込
寸れる構造となるため、ケ゛−ト電極によるウエノ・表
面の段差を小さくすることができると共にコントロール
ゲートとチャネル領域との距離を著しく接近させること
ができ１コントロールゲートに与える書き込み電圧を低
いものとすることができる。更に、絶縁膜で包まれた第
１０ケ９−ト電極が、ソース領域とドレイン領域との間
に挾まれるように形成されているため、パンチスルーが
発生せず、素子の微細化に効果的な半導体装置およびそ
の製造方法を提供することができる。
明らかなように、フローティングゲートおよびコントロ
ールゲートのいずれか一方７５二半導体基体内に埋め込
寸れる構造となるため、ケ゛−ト電極によるウエノ・表
面の段差を小さくすることができると共にコントロール
ゲートとチャネル領域との距離を著しく接近させること
ができ１コントロールゲートに与える書き込み電圧を低
いものとすることができる。更に、絶縁膜で包まれた第
１０ケ９−ト電極が、ソース領域とドレイン領域との間
に挾まれるように形成されているため、パンチスルーが
発生せず、素子の微細化に効果的な半導体装置およびそ
の製造方法を提供することができる。
尚、第２図では絶縁膜に包まれだ第１ダートを半導体基
板内に完全に埋め込むようにして形成する場合につき示
しだが、チャネル領域となる半導体層を第１のダート電
極および第２のダート電極で挾む構造となっていれば、
前記溝部が多少浅くなり第１のダート電極がウニ・・表
面よυやや盛シ上がるように形成されたとしても、ウェ
ー・表面の平担化、コントロールゲ−ト電圧の低減化お
よび・ぐンチスルー現象の防止に効果的であることは明
らかである。
板内に完全に埋め込むようにして形成する場合につき示
しだが、チャネル領域となる半導体層を第１のダート電
極および第２のダート電極で挾む構造となっていれば、
前記溝部が多少浅くなり第１のダート電極がウニ・・表
面よυやや盛シ上がるように形成されたとしても、ウェ
ー・表面の平担化、コントロールゲ−ト電圧の低減化お
よび・ぐンチスルー現象の防止に効果的であることは明
らかである。
第１図は従来の半導体装置の断面図、第２図はこの発明
の一実施例に係る半導体装置をその製造過程と共に示す
図である。 １１・・・Ｐ型半導体基板、１２・・・酸化シリコン膜
、Ｊ ２’、 １２’・・酸化シリコン、１３・・・窒
化ンリコン膜、１４・・・溝部、ノ５・・・第１のケ・
−ト電極（多結晶シリコン）、１６・・・多結晶シリコ
ン層（半導体層）、１７・・・素子分離層、Ｊ８・・・
ダート酸化膜、１９・・・第２のダート電極、２θ・・
・ソース領域、２１・・・ドレイン領域。 第２図 、１３ 第２図
の一実施例に係る半導体装置をその製造過程と共に示す
図である。 １１・・・Ｐ型半導体基板、１２・・・酸化シリコン膜
、Ｊ ２’、 １２’・・酸化シリコン、１３・・・窒
化ンリコン膜、１４・・・溝部、ノ５・・・第１のケ・
−ト電極（多結晶シリコン）、１６・・・多結晶シリコ
ン層（半導体層）、１７・・・素子分離層、Ｊ８・・・
ダート酸化膜、１９・・・第２のダート電極、２θ・・
・ソース領域、２１・・・ドレイン領域。 第２図 、１３ 第２図
Claims (1)
- 【特許請求の範囲】 （１） 主面に溝部を有する半導体基体と、絶縁膜で
覆われた状態で上記半導体基体の上記溝部内に一部また
は全部が埋め込み形成された第１のダート電極と、この
半導体基体に形成されたソース・ドレイン領域と、上記
絶縁膜で覆われた第１ダート電極上に形成され上記ソー
ス・ドレイン領域に連結しチャネル領域となる半導体層
と、この半導体層上に形成されたケ゛−ト絶縁膜と、こ
のダート絶縁膜上に形成された第２ダート電極とを具備
することを特徴とする半導体装置。 （２） 上記第１のダート電極および第２のダート電
極のいずれか一方はフローティングゲートであることを
特徴とする特許請求の範囲第１項記載の半導体装置。 （３） 上記絶縁膜は酸化シリコンよシ成ることを特
徴とする特許請求の範囲第１項捷たは第２項記載の半導
体装置。 （４）上記半導体基体における溝部表面に反転防止層が
形成されていることを特徴とする特許請求の範囲第１項
乃至第３項いずれか記載の半導体装置。 （５） 上記第１ケ゛−ト電極は、多結晶シリコン、
モリブデンまだはモリブデンシリサイド或いはタングス
テンシリサイド等の金属シリサイドから成ることを特徴
とする特許請求の範囲第１項乃至第４項いずれか記載の
半導体装置。 （６） 上記第２のダート電極は、アルミニウム或い
はモリブデン等の金属、多結晶シリコンまたはモリブデ
ンシリサイド或いはタングステンシリサイド等の金属シ
リサイドから成ることを特徴とする特許請求の範囲第１
項乃至第５項いずれか記載の半導体装置。 （７）−導電型の半導体基板主面を選択的にエツチング
し上記基板主面に溝部を形成する工程と、この溝部表面
に第１絶縁膜を形成する工程と、この溝部内に導電材料
を埋め込み第１のダート電極を形成する工程と、この第
１のダート電極上に第２絶縁膜を形成する工程と、この
第１のｒ−）電極上を含む上記半導体基板上にソース・
ドレイン領域予定部に連結する半導体層を形成する工程
と、上記半導体層上面にｒ−）絶縁膜を形成する工程と
、上記第１のダート電極上のこのダート絶縁膜上に第２
のダート電極を形成する工程と、上記半導体層を含む半
導体基板の所定の領域にソース・ドレイン領域を形成す
る工程とを具備することを特徴とする半導体装置の製造
方法。 （８）上記第１のダート電極を、上記溝部表面に上記半
導体基板と同導電型の反転防止用の不純物層を形成した
後に形成することを特徴とする特許請求の範囲第７項記
載の半導体装置の製造方法。 （９） 上記第１絶縁膜を、熱酸化法によって溝部表
面に形成することを特徴とする特許請求の範囲第７項ま
たは第８項記載の半導体装置の製造方法。 ０＊ 上記半導体層をＣＶＤ法によって堆積形成するこ
とを特徴とする特許請求の範囲第７項乃至第９項いずれ
か記載の半導体装置の製造方法。 α■ 上記半導体層をエピタキシャル法によって形成す
ることを特徴とする特許請求の範囲第７項乃至第９項い
ずれか記載の半導体装置の製造方法。 （６） 上記半導体層の形成工程において、上記半導体
基板表面に半導体層を形成した後一部或いは全体にレー
ザアニール或いは電子ビームアニール等によるアニール
処理を施すことを特徴とする特許請求の範囲第７項乃至
第１１項いずれか記載の半導体装置の製造方法。 α葎 上記第１のダート電極は、多結晶シリコン、モリ
ブデンまたはモリブデンシリサイド或いはタングステン
シリサイド等の金属シリサイドを用いて形成することを
特徴とする特許請求の範囲第７項乃至第１２項いずれが
記載の半導体装置の製造方法。 α◆ 上記第２のダート電極は、アルミニウム或はモリ
ブデン等の金属、多結晶シリコンまたはモリブデンシリ
サイド或いはタングステンシリサイド等の金属シリサイ
ドを用いて形成することを特徴とする特許請求の範囲第
７項乃至第１３項いずれか記載の半導体装置の製造方法
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57188604A JPS5978576A (ja) | 1982-10-27 | 1982-10-27 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57188604A JPS5978576A (ja) | 1982-10-27 | 1982-10-27 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5978576A true JPS5978576A (ja) | 1984-05-07 |
Family
ID=16226571
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57188604A Pending JPS5978576A (ja) | 1982-10-27 | 1982-10-27 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5978576A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6317544A (ja) * | 1986-07-10 | 1988-01-25 | Seiko Instr & Electronics Ltd | 不揮発性メモリおよびその製造方法 |
| US4763177A (en) * | 1985-02-19 | 1988-08-09 | Texas Instruments Incorporated | Read only memory with improved channel length isolation and method of forming |
| US4874715A (en) * | 1987-05-20 | 1989-10-17 | Texas Instruments Incorporated | Read only memory with improved channel length control and method of forming |
| JPH01307275A (ja) * | 1988-06-06 | 1989-12-12 | Seiko Instr Inc | 半導体不揮発性メモリ |
| US4979004A (en) * | 1988-01-29 | 1990-12-18 | Texas Instruments Incorporated | Floating gate memory cell and device |
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| US5053839A (en) * | 1990-01-23 | 1991-10-01 | Texas Instruments Incorporated | Floating gate memory cell and device |
| EP1059673A2 (en) * | 1999-06-09 | 2000-12-13 | Sanyo Electric Co., Ltd. | Semiconductor memory and method of operating semiconductor memory |
-
1982
- 1982-10-27 JP JP57188604A patent/JPS5978576A/ja active Pending
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