JPS5963834A - ビツト位相同期回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明はビット位相同期回路、更に詳しく言えばシステ
ムの基準クロックと、ピットレートは会っているが、位
相は調整されていない入力データを受信するための最適
位相を自動的に求めるのに好適なビット位相同期回路の
構成に関する。

〔従来技術〕

例えば、時分割交換機のハイウェイ・スイッチ等におい
て、入力ハイウェイ・データの取シ込み、ハイウェイ間
るるいは、タイム・スロット間のデータのスイッチング
、および出力ハイウェイへのデータの送出等のデータ操
作は基準ピット・クロックに同期して行なわれるのが通
常の構成でおる。

この際、複数の入力ハイウェイから入ってくるデータは
、基準クロックとピット・レートは厳密に一致している
が位相は種々のずれを持っている。

これは入力ハイウェイ・データを出力しているブロック
も、このハイウェイ・スイッチと同じクロツク源から倚
た基準クロックで動作している構成を通常とるのでビッ
トレートはハイウェイ・スイッチの基準クロックと一致
しているが、位相は、ケーブル長の差による伝播遅延時
間の差や、送出時の論理回路の段数の差等の原因で、入
力ハイウェイ毎に異なった位相で入力されるためである
。

ハイウェイ・スイッチの久方端子で、ハイウニ・ｆ・デ
ータを正しく受信するためには、ハイウェイ・データと
データ・ラッチ・クロックとは適正な位相関係にある必
要がある。

従来の装置では、このような適正な位相関係を維持する
ため、ビットレートに低く抑えるが、あるいはビットレ
ートを高くするためには、ブロック間の布線長や信号転
送論理回路の段数等、システム設計条件に制限を加える
必要があった。

このような困難を除去するためにビット位相同期回路が
谷Ｓ考粟されている。例えは、「同期網におけるビット
位相同期回路の一構成法」林伸二他、昭和５５年度電子
通信学会総合全国大会、あるいは［Ｉ、ｉｎｅ　Ｖａｒ
ｉａｔｉｏｎ　ｃｏｎｐｅｎｓａｔｉｏｎＳｙｓｔｅｍ
　ｐｏｒ　５ｙｎｃｈｒｏｎｉｚｅｄ　ＰＣＭ　ｌ）ｉ
ｇｉｔａｌＳｗｉｌｃｈｉｎｇＪ　５ａｔｙａｎ　Ｑ、
　ｐｊｔｒｏｄａ、［ＪＳ　ｐａｔｅｎ１３．８３９，
５９９　　等に述べられているビット位相同期方式がそ
れである。これらの方式はデータ・ピッ。

トレードよりも商い周波数のクロックを用いて、１ビツ
ト分の期間をさらに細分化してデータの変化点が細分化
されたどの区間にあるがを判定し、データ・ラッチのた
めの最適位相を決定する方式である。これら９方式では
、ピッ゛トクロックの数倍のクロックを必要とし、さら
にそれらのクロックを相互の時間関係を保持して分配す
ることも必要テある。一般にビット位相同期はクロック
・レートが高い場合に必要となるが、そのクロックレー
トよシもさらに萬いクロックが必要となることは、シス
テム設計をさらに困難にする。

〔発明の目的〕

本発明の目的は、ビット・クロック・レートよシも高い
クロックを使用することなく、かつＬＳＩに時分割スイ
ッチ等と共にオン・チップで構成するに適したビット位
相同期回路全提供することにある。

〔発明の概要〕

人力データ信号と基準ビット・クロックあるいはデータ
・ラッチ・クロックとの位相関係を調整することは、入
力データ信号を１ビツト分の時間長以下で適当な長さの
遅延時間を持つ遅延回路を通すことにより可能である。

しかし遅延回路は市販のＴＴＬ　　ＩＣ−？Ｌ８Ｉの中
の論理ゲート等を用いて構成すると、遅延時間の設計中
心値からのバラツキ（偏差）が大きく、また最適遅延量
が入力データ信号線の線長や、前段回路の構成により異
ガるため、あらかじめ遅延時間を一定値に設定すること
は不可能である。

この困難を避けるため、本発明は遅延時間を可変設定可
能な遅延回路と、この遅延時間を、入力デュタ信号とデ
ータ・ラッチ・クロックとの位相関係が最適になるよう
に自動設定する制御回路とを設ける。これによって、遅
電回路の遅延時間のバラツキに影響されず、かつ、１ビ
ツト分の時間間隔をさらに細かい区間に分割するクロッ
ク・パルスを用いることなくピット位相同期回路全構成
したものである。

〔発明の実施例〕

以下、本発明を実施例によって詳細に説明する。

第１図は本発明によるビット位相同期回路の一実施例の
回路図、第２図は第１図の回路の動作タイミング図を示
す。

第１図において１−１はデータ信号入力端子、１−２．
１−３．１−４等は全体で入力データを単位時間だけ遅
延させる回路、１−５．１−６゜１−７．１−８等は、
上記各遅延回路の出刃を波形整形回路１−９の入力へ接
続するゲート回路、１−１０は前記ゲート回路の導通・
不導通を制御する信号を発生するデコーダ回路、１−１
１は上記デコーダ回路１−１０への入力信号を発生する
カウンタ（ロ）路で、クロック（ＣＬ）端子の入力パル
ス幅判定して、□計数結果をＣＩ、Ｃ２，Ｃ３゜Ｃ４の
４ビツトに出力する４ビツトカウンタ。１−１２はパル
ス幅判定及びパルス・ラッチ回路でＤ端子よシの入力パ
ルスのパルス幅を判定し、しきい値以上の嘱の場合、入
力端子りがらのパルス入力をラッチし、Ｑ４Ｉ子に出力
する回路、１−１３は波形整形回路１−９の出力のデー
タ信号の論理レベル変化点を表示する微分回路、１−１
４は微分回路１−１３の出力と、タイミング発生口＃５
１−１９の出力信号の１つである１−１５との論理積を
とるＡＮＤゲート、１−１６もタイミング発生回路１−
１９の出力信号の１つで、１−１２の出力音カウンタ１
−１１へ導入すると共に１−１２をリセットするタイミ
ング信号、１−１７は１−１２の出刃と１−１６との論
理積をとるＡＮＤゲート、１−１８はタイミング発生回
路の他の出力で、入力データ信号をフリップ・フロップ
１−２１にラッチするデータ・ラッチクロック・パルス
、１−２０は基準クロック人力端子、１−２２は１−２
１にラッチされた入力データ信号を出力する出力端子で
ある。

次に第２図全円いて、第１図の回路動作を説明する。

最初、カウンタ１−１１がリセットされていて、デコー
ダ１−１０への入力ＣＩ、Ｃ２，Ｃ３゜Ｃ４が全て’　
ＬＯＷ”レベルの場合、ゲート１−５が開き、端子１−
１の人力データ信号Ｓ１は遅延なしに１−９に現われる
。第２図の入力データ信号５ＩＨＩ−９の出力信号を示
し、入力データ・エツジ・パルスＳ２は微分回路１−１
３の出力信号を示す。

リード１−１８上の信号は、第２商のデータラッチ・ク
ロック・パルスＤＣ１’、ＤＣ１（基４クロック）であ
る。このクロック・パルスでデータＳ１をラッチするた
めには、例えば、クロックパルスが１高”から１低”に
なるエツジの前後の一定期間ＩＤの間、データ信号のレ
ベルは安定している必要がある。第２図に例示した時間
関係では、入力データ信号のレベル変化時点１ｒは、デ
ータ・ラッチ・クロック・パルスのＩＤと重なっている
のでデータ信号は正しくラッチできない。そこで、ゲー
ト１−５を閉じて、ゲート１−６〜１−８の中のｉｌｌ
尚なゲートを開き１−２〜１−４の遅延回路により人力
データ信号を遅延させて、第２図の遅延データ信号Ｓ３
とすれば、データ・ラッチ・クロックパルスのｔＤの期
間と、データ信号のレベル変化点とが時間的に重ならな
くなるので、データ・ラッチができる。

第２図に示した遅延データ信号Ｓｓ　／　ヲ作る最適遅
延量決定の制御回路について次にのべる。

まず、タイミング発生回路１−１９によシ、第２図に示
す、データ・ラッチ窓パルスＤＣｔ’を作る。このパル
スは第１図のタイミング発生回路１−１９の内部で作ら
れて出力線の１つである１−１５に出力されるパルスで
、データラッチ・クロック・パルスのｔＤの期間を完全
に含み、入力端子１−２０から入力される基準クロック
から、データ・ラッチ・クロック・パルスと共に、論理
組合回路により作られる。

データ・ラッチ窓パルスＤＣ２と微分回路１−１３の出
力である入力データ・エツジパルスＳ２とはＡＮＤゲー
ト１−１４により論理積をとられて、フリップフロップ
（ラッチ回路）１−１２のＤ端子へ人力される。ラッチ
回路１−１２はＤ端子からの入力パルスのパルス幅が、
めらがしめ定められたしきい値を越えているとラッチし
てＱ端子の出力レベルが高になる。タイミング発生回路
１−１９の出力１−１６は、データラッチ・り目ツク・
パルスＤＣ２（出力線１−１８に発生）と同期した適当
なタイミング・パルスで、例えば、入力データ信号がＰ
ＣＭハイウェイ信号ならば、１サンプリング周期を示す
フレーム・パルス等である。

１−１２のＱ端子が“高”であると、１−１６のフレー
ム・パルスにより、ＡＮＤゲート１−１７に出力パルス
が生じ、カウンタ１−１１ｆｌ″′１”カウントアツプ
されると同時に１−１２もリセットされる。この結果デ
コーダ１−１０の出方信号も切り替り、例えば、カウン
ト・アップ以前にゲ−）１−５が開いていたとすると、
カウントアツプ以後は１−５は閉じて、１−６が開き、
入力データ信号に入る遅延回路が一つ増加する。

以上のべた制御動作は１−１６のパルスが発生する毎に
くり返され、データ・ラッチ窓パルスＤＣｌと遅延デー
タエツジパルスＳ４との論理積がとれない時間関係にな
るまで続く。第２図に示すように、遅延データエツジパ
ルスＳ４と、データラッチ窓パルスＤＣｔとの論理積が
とれなくなると１−１２はリセットされたままとなシ、
カウンター１−１１’！ｉ＝−カウント・アップするＣ
Ｌ端子入力に発生しなくなるので、カウンタ出力および
デコーダ出力は固定される。この状態では、データ・ラ
ッチ・クロック・パルスのｔＤの期間に１−９の出力で
ある遅延データ信号のレベル変化は起らないので、デー
タ・ラッチ・クリップ・フロップ１−２１は正しくデー
タをラッチできる。

以上説明した実施例では、カウンタのビット数を４ピツ
トした。従ってデコーダ１−１０の出力信号の数は１６
本となシ、遅延回路１−２〜１−４の数は、１５となる
。１５回路の遅延時間の合計が入力データ信号の１ピツ
ト分の時間長を超えている必要があるので、１−２〜１
−４の各回路の１回路当りの遅延時間をＩＬとすると、
１５　ｔ　ｔ、　ｍｔｎ）　ｔ　ｃ　　　　　　１．−
、−６１０．−６．＝０ｍなる関係式が必要である。こ
こでｔＬｍｌｎは１１．の値のバラツキの最小値、ｔｃ
は第２図に示すように入力データ信号の１ピツト分の時
間長である。

次に１１．の最大値ｔＬＭＡＸは ｔ　ｃ−１ｒ−１ｗ）＞　ｔ　ＬＭＡＸ　　　−＝・旧
・・・・・・・・・・・（２）なる関係式を満足する必
要がある。これは遅延時間を少しづつ増加させることに
より、データ信号の安定している時点を見出すために必
要な遅延時間長切替ステップの細かさを規定する。

ここでｔｗは第２図のデータラッチ窓パルスＤＣｔのパ
ルス幅、ｔｒは入力データ信号のトランジェント時間で
ある。

一例として入力データ信号のピットレート全８．１９２
Ｍｂ／Ｓとして、ｔＬに許容される変動範囲を求める。

ｔ　Ｃ＝１２２ｎ　ｓであるから（１）式より１５　Ｘ
　ｔ　Ｌｍｌｎ）ｌ　２２ｎ　ｓｔ　Ｌｍｌｎ　）８．
５　ｎ　Ｓ ｔｒ、ｔＷの値については、市販のＴ　’Ｉ”Ｌ論理Ｉ
Ｃ等一般に使用される論理回路の性能から推定して妥当
な値として、 ｔ、＝２Ｑｎｓ ｔＷ−１Ｄ十ｔ１１＋ｔｂ ＝５＋１０＋１０＝２５　ｎ　Ｓ さらに、タイミングパルスの時間関係の設定誤差等で３
ＱｎＳのマージンを見込むと（２）式から１２２ｎＳ−
２０ｎＳ−２５ｎＳ−３０ｎＳ＝４７ｎｓ））ｔＬＭＡ
Ｘ 今、ｔＬの設計中心値を１７ｎｓとし、ノクラツキを一
５０％から＋１００％まで見込むと、Ｂ、５ｎｓ≦ｔＬ
≦３４ｎｓ となる。これは、回路のＬＳＩ化等において遅延回路の
遅延時間設計値許容偏差として妥当な値である。カウン
タのビット数を４ピツト以上に設定すれば、カウンタや
デコーダの７１−ド量は増加すれば、ｔＬＯ値はさらに
小さく設定でき、偏差も小さく抑えることができる。

また第１図１−１２の回路にＤ端子入力信号の除去する
ことに対して効果的である。

以上の実施例の説明から明らかなように、本発明による
構成では、ビット・クロックよシも高い周波数のクロッ
クは不要であるが、回路動作が良好に行なわれるために
は、第２図におけるデータ・ラッチ・クロックパルスの
ｔＤが、データ・ランチ窓パルスのＩＷの時間内に完全
に含まれていることが必要である。

このためには、例えば第３図に示すように端子１−２０
より入力される基準パルスＣｔを、遅延させて、データ
・ラッチ窓パルスＤＣ１ｋ作シ、さらに基準クロックと
、データ・ラッチ窓パルスとの論理積によってデータ・
ラッチ・クロック・パルスＤＣｔ”ｉｉ作ればよい。第
４図はこれらのパルスを発生するためのタイミング発生
回路１−１９の１部分を構成する回路を例示する。第４
図の動作は、第３図と信号名を対照すれば明らかである
。

データ・ラッチ・クロック・パルスのｔＤの時間長は、
フリップ・７０ツブ１−２１？構成する論理ゲートの遅
延特性によシ伸び縮みする。この時、データラッチ、窓
パルスのｔＷも同様に伸び島みすれば両者の時間関係に
不都合が生じない。

回路全体のＬＳＩ化を行なう際、第４図に示した論理ゲ
ートと７リツプ・フロップ１−２１とをＬＳＩ内の近接
した領域に形成すれば、デバイス特性、温度、および電
源電圧ともに条件が揃うので、１０と１Ｗとの時間関係
が保証できる。

〔発明の効果〕

以−］二、説明したように、本発明によれば、高ピット
・レートのデータ信号を受信するための、ビット位相同
期回路を構成するにあたって、ビット・クロックよりも
高い周波数のタイミング・パルスを套装とせず、遅延回
路の遅延時間バラツキを、遅延回路全Ｌｓ　Ｉ化可能な
程度、許容できる効果がある。

【図面の簡単な説明】

第１図は、本発明の一実施例會示す回路図、第２図、第
３１図は、第１図の動作を説明するための動作タイム・
チャート図、第４図は他の実施例におけるタイミング発
生回路の部分構成を示す図である。

Claims (1)

【特許請求の範囲】
1. １、大力データ・ラッチ・クロック・パルスに対して、
   ピット・レートは一致しているが、位相は種々のずれを
   有する入力データ信号を正しくラッチするため、該クロ
   ック・パルスと入力データ信号との位相関係を調整する
   ビット位相同期回路において、遅延時間を可変設足可能
   な遅延回路と、遅延回路で遅延した人力データ信号り・
   ラッチ・クロック・パルスのデータラッチ期間を示すタ
   イミングパルスとの°’ＡＮＤ’論理？行なうＡＮＤ回
   路と、上記ＡＮＤ回路の出力パルスのパルス幅を判定し
   、パルス幅がしきい（Ｆｆｉよシも大きい場合に、上記
   パルスをラッチするラッチ回路と、上記ラッチ回路にパ
   ルスがラッチさ、れたことにより、遅延回路の遅延時間
   を切り替える制御回路とより構成されるビット位相同期
   回路。