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JPS5961046A - 集積回路装置 - Google Patents

集積回路装置

Info

Publication number
JPS5961046A
JPS5961046A JP57169544A JP16954482A JPS5961046A JP S5961046 A JPS5961046 A JP S5961046A JP 57169544 A JP57169544 A JP 57169544A JP 16954482 A JP16954482 A JP 16954482A JP S5961046 A JPS5961046 A JP S5961046A
Authority
JP
Japan
Prior art keywords
circuit
ecl
transistor
power supply
integrated circuit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP57169544A
Other languages
English (en)
Inventor
Koji Ueno
上野　公二
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
Priority to JP57169544A priority Critical patent/JPS5961046A/ja
Priority to EP83305711A priority patent/EP0105685B1/en
Priority to DE8383305711T priority patent/DE3378814D1/de
Priority to US06/536,000 priority patent/US4625129A/en
Publication of JPS5961046A publication Critical patent/JPS5961046A/ja
Pending legal-status Critical Current

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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/003—Modifications for increasing the reliability for protection
    • H03K19/00369—Modifications for compensating variations of temperature, supply voltage or other physical parameters
    • H03K19/00376—Modifications for compensating variations of temperature, supply voltage or other physical parameters in bipolar transistor circuits
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0175—Coupling arrangements; Interface arrangements
    • H03K19/017581—Coupling arrangements; Interface arrangements programmable
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
    • H03K19/1731—Optimisation thereof

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  • Computer Hardware Design (AREA)
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  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Logic Circuits (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)
  • Semiconductor Memories (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （１）発明の技術分野 本発明は、年積回路装Ｖ１にＢｊ：　Ｌ、相にＥＣＬ回
路とＴＩ’Ｌ回路とを同一チップ内に７１−’ｌ成し、
百ｆ、源電圧を制御することによっていずれかの回路を
選択的に動作させるようにしだ集積回路装置に関する。
（２）技術の背景 一般に、ＥＣＬ　（ＥＴｈｉｔｔｅｒ　Ｃｏｕｐｌｅｄ
　Ｌｏｇｉｃ　）回路は大電流を取緩うことは容易でな
いが動作速度が早いという特徴を有しており、ＴＴＬ　
（Ｔｒａｎｓｉａｔｏｒ’ｌ’ｒａｎｓｉｓｔｏｒ　Ｌ
ｏｇｉｃ　）　　回路は動作速度はそれほど早くｉいが
大電流を取扱うことが容易であるという特債合有しでい
る。したがって、この両者の回路を１つの集積回路装置
中に併用することによってそれぞれの特徴を充分に活用
したすぐれた集積回路装置を実用することが可能となる
。
（３）従来技術と問題点 従来、ＥＣＬ回路とＴＴＬ回路七を併用した集積回路装
置としては例えば第１図に示すプログラマブルＲＯＭ半
導体集積回路装置が知られている（特開昭５１−４８９
４４号参照）。同図の装置１１（よ、接合知絡型活のプ
ログラマブルメモリセル１が配列されたセル゛アレイ２
と、該セルアレイ２に４ン：続さ才ｌた行選択回路およ
び列選択回路等を具（１ｎｉする。これらの各選択回路
はそれぞれ断、出用の行選択回路３と甲４込用の行選択
回路５および読出用の列選択回路４と団込用の列選択回
路６によって構成されているが、読出用の各選択回路３
，４は読出速度を早めるためにＥＣＬ回路によって構成
され、書込用の各選択回路は大電流が取扱えるＴｒＬ回
路によって構成されている。
ところが、前記従来形の装置においては、読出時にはＥ
ＣＬ回路用の電源端子Ｖ、に負電圧を印加してＥＣＬ回
路を動作させ、１込時にはＴｒＬ回路用の％掠端子■。
、に正電圧を印加してＴＴＬ回路全動作させているため
、電源端子の数が多くなるとともに切換操作が繁雑にな
るという不都合があった。
（４）発明の目的 本発明の目的は、前述の従来形における問題点Ｋかんが
み、ＥＣＬ回路と１丁り回路とを併用した集積回路装置
において、各回路の電源端子を共通化し該ｔ、、ｉ＋、
、源Ｄ１１Ｒ子の霜、圧を切換えることによってＥＣＬ
回路とＴＩ’Ｌ回路との切控えを自動的に行なわしめる
という’ｆ’ｌＱ　Ｑ’にもとづき、電源端子の数を少
なくするとともに、各回路の動作切換扮作を簡略化する
ことにある。
（５）発明の構成 そしてこの目的は、本発明によれば、同一チ。
プｅ旧ＣＥＣＬ形テ（、の回路とＴＴＬ形式の回路とを
構成した集積回路装置：６おいて、該集積回路装置に前
記両形式の回路に電源を供給するだめの共通の電源端子
と、該電曾端子における電灯ｔπｉ圧の大きさに応じて
いずれか一方の形式の回路が動作するように回路を切換
える手段とを設けたことを特徴とする集積回路装置、お
よび同一チップ内にＥＣＬ形式の回路と′汀り形式の回
路と全構成した集積回路装置において、該集積回路装置
に前記両形式の回路に電源全供給するための共通の電源
端子と、該電源端子における電源電圧の大きさに応じて
ＥＣＬ形式の回路の電流源用トランジスタをカットオフ
することによりＥＣＬ形式の回路を不作動とする回路手
段とを設けたことを特徴とする４Ｈ、ｆ（Ｈ回路袋ｒ１
゛ヲ提供することによって達成される。
（６）発明の実施例 以下図面により本発明の詳細な説明する。第２図は、本
発明の１実施例に係る集積回路装置の原理を示す。同図
において、トランジスタＱｌ。
Ｑ２　、Ｑ３および定電流ｉ　ＩＳＩ　、　ＩＳ２笠は
ＥＣＬ回路を構成するものである。トランジスタＱ１は
入力用エミッタホロワを構成し、トランジスタＱ２およ
びＱ３のエミッタは共通接続され塾、流源ＩＳ２の一端
に接続され、各トランジスタＱ１およびＱ２のコレクタ
はそれぞれ抵抗Ｒ１およびＲ２を介して電源端子■１に
接続されている。トランジスタＱ１のエミッタは電流源
ＩＳＩおよびスイッチＳＷ−Ａの第１スイッチ回路Ｓ１
を介して電源端子Ｖ２に接続されている。電流源ＩＳ２
の他端はスイッチＳＷ−Ａの第２スイッチ回路Ｓ２を介
して電源端子ｖ２に接続されている。
また、ダイオードＤ１．Ｄ２、トランジスタＱ４　、Ｑ
５　、Ｑ６、および抵抗Ｒ３，Ｒ４，Ｒ５はＴＩ’Ｌ回
路を＋：）、成するものである。トランジスタＱ４のペ
ースはダイオードＤ１を介して入力端子ＩＮに接続され
ておシ、該入力端子ＩＮには前述のＥＣＬ回路の入力す
なわちトランジスタＱ１のペースも接続されている。し
たがってＴＴＬ回路の入力とＥＣＬ回路の入力は共通に
なっている。トランジスタＱ４のペースおよびコレクタ
はそれぞれ抵抗Ｒ３およびＲ４を介して内部Ｘ　Ｆｆ、
ライン■。０に接続されており、トランジスタＱ４のエ
ミッタは抵抗Ｒ５を介してＥＣＬ回路と共通の電源端子
■２にｒ、Ｖ、；されるとともにトランジスタＱ６のペ
ースに接続されている。まだ、トランジスタＱ４のコレ
クタはトランジスタＱ５のペースに接続されている。ト
ランジスタＱ５、ダイオードＤ２およびトランジスタＱ
６は内部電源ラインＶＣｏと雷、弁端子Ｖ２間に接続さ
れている。内部電源ラインＶＣｃはスイッチＳＷ−Ｂを
介してＥＣＬ回路と共通の電源端子ｖ１に接続されてい
る。寸だ、スイッチＳ■・−Ｂには必要に応じて図示し
ないレベルンフト素子、ｆξ１１えはツェナーダイオー
ド、が接続されており、この１ノベルシフト素子によっ
でＥＣＬ回路とＴＴＬ　１？ａｌ路との電源電圧を相異
ならしめている。
デ２図の回路においては、スイッチ５Ｗ−ＡおよびＳＷ
−Ｂは共にπＬ源端子ｖ１　、ｖ２間のπを位差を感、
知し２てオンまたはオフとなるようにされている。
例えばＶｌ−Ｖ２＝１’、５ポルトの場合はスイッチＳ
ＷＡがオフ、スイッチ５）Ｖ−ＢがオンとなってＴＴＬ
回路が動作状態となる。これに対して、例えばＶｌ−Ｖ
２＝−５，２ボルトの場合はスイッチ５Ｗ−Ａの各スイ
ッチ回路ｓｉ、ｓ２が共にオン、スイッチ５Ｗ−Ｂがオ
フとなってＥＣＬ回路１）：　ｐｊ＋作する。
第３図は、第２図の回路をさらに具体的に示すものであ
る。第３図の回路においては、ＥＣＬ回路のスイッチ５
Ｗ−Ａのスイッチ回路Ｓ１と定電流源ＩＳＩとをトラン
ジスタＱ７とエミッタ抵抗Ｒ６とで実現し、スイッチ回
路Ｓ２と定電流源ＩＳ２とをトランジスタＱ８とエミッ
タ抵抗Ｒ７で実り、シている。各トランジスタのペース
には基準電圧ＶＲ１が印加されておυ、この基準電圧Ｖ
Ｒ１はトランジスタＱ９．ＱＩＯと抵抗ＲＩＯ，Ｒ１１
、Ｒ１２とで構成される基準電圧発生回路で作成される
。
寸だ、該基糸電圧発生回路には、トランジスタＱＩＯと
並列接続されたトランジスタＱｌｌとツェナーダイオー
ドＺＤＩと抵抗Ｒ８、Ｒ９とで構成される電圧検出回路
が接続されている。これに対して、ＴＴＬ回路のスイッ
チＳＷ−Ｂとレペルンフト素子ｔよ１個のツェナーダイ
オードＺＤ２によって実現されている。ツェナーダイオ
ードＺＤＩおよびＺＤ２は共にツェナー電圧が例えば１
０ｖのものが用いられる。
第３図の回路においては、第４図に示すように例えば電
源端子Ｖ１の電圧がＯｖであり電源端子■２の電圧が−
５，２Ｖ　（または−４５Ｖ）の場合けＥＣＬモードと
なる。すなわち、この状態ではＴＴＬ回路の電源Ｖｃｏ
を伊給するだめのツェナーダイオードＺＤ２がカットオ
フするだめＴＴＬ回路は不作動となる。一方、ＥＣＬ回
路の基■電圧発生回路に接続された電圧検出回路のツェ
ナーダイオードＺＤＩがカットオフするためトランジス
タＱｌｌがオフとなる。したがって、該基準電圧発生回
路は正規の基僚電圧ＶＲ１をトランジスタＱ７およびＱ
８のペースに供給しＥＣＬ回路を動作状態すなわちアク
ティブにする。これによシ、入力！１’：、ｉ子ＩＮか
らの入力信号はｌ・ランジスタＱｌ　、Ｑ２．Ｑ３等に
よって反転および非反転増幅され、各トランジスタＱ２
およびＱ３のコレクタから出力される。
次に、電源端子ｖ３の電圧が１５Ｖでありπ１υｌｈ端
子Ｖ２の電圧がＯＶの場合はＴＴＬモードとなる。
すなわち、ＥＣＬ回路に接続された前記：電圧検出回路
のトランジスタＱ１．１がオンとなるから前記基準電圧
発生回路のトランジスタＱ９がカットオフする。これに
より、基準電圧ｖＲ１がＯボルトとなｐ　ＥＣＬ回路の
定電流源回路用のトランジスタＱ７およびＱ８が共にカ
ットオフし、ＥＣＬ回路が不作動となる。一方、ＴＴＬ
回路側のツェナーダイオードＺＤ２は導通状態となり、
ツェナー電圧がＩＯＶとすれば布４源■ｃｏ−５ＶがＴ
ＴＬ回路に印加される。
したがって、ＴＴＬ回路が動作状態になり入力端子ＩＮ
からの入力信号がトランジスタＱ、４．Ｑ５゜Ｑｆ３＃
によって反転増幅されて出力される。
なお、ｆ３図の回路における基準電圧発生回路は例えば
第５図または第６図に示すようなものであってもよいこ
とは明らかである。第５図の回路においては、基準電圧
ＶＲ１は抵抗Ｒ１３によってダイオードＤ３　、Ｄ４に
電流を流しこれら“のダイオードの順方向電圧を用いる
ことによって安定化している。また、第６図の回路にお
いては、第３図の回路におけるトランジスタＱ９がマル
チエミッタトランジスタＱ１３によって１ｔ、き代えら
れ、かつトランジスタＱ１２と抵抗Ｒ１４とダイオード
Ｄ５からなる回路が付加されてＥＣＬ回路の温度特性の
改善が図られている。
（７）発明の効果 このように、本発明によれば、ＥＣＬ回路およびＴＴＬ
回路の電源端子を共通化し、この電源端子の電圧全切換
えることによ如、ＥＣＬ回路とＴＴＬ回路の動作切換を
行なうことが可能となシ、従来形のように各回路に別々
の電源端子を要しないから電源端子の数を少なくするこ
とが可能になるととも（・、−１各ｐ１路の動作切換操
作を簡略化することかできる。
【図面の簡単な説明】
第１図は、従来形のにＬ　−ＴＴＬ混在回路の１例を示
すブロック回路図、 第２図（づ５、本発明の１実施例に係る集積回路装俗の
片部を示すπ）、気回路図、 第３図は、第２図の回路を具体化）た構１ｊ９’、を示
す市−気回路図、 第４図は、第３図の回路の動作モードと′？ｉ、源電圧
との関併を示す説明図、そして 第５Ｉシ１および第６図は、それぞれ第３図の回路に用
いることができる基準電圧発生回路の他の例を示す電気
回路図である。 】・・・メモリセル、２・・・セルアレイ、３・・・読
出用の　、択回路、４・・・読出用の列選択回路、５・
・・書込用の行選択回路、６・・・書込用の列選択回路
、Ｑｌ、Ｑ２．・・・、Ｑｌ２：′）ランジスタ、Ｑｌ
３・・・マルチエミッタトランジスタ、Ｄ】、Ｄ２゜Ｔ
）３．Ｄ４．Ｄ５・・・ダイオード、ＺＤＩ　、　ＺＤ
２・・・ツェナーダイオード、ＩＳＩ　、　ＩＳ２・・
・定電５流源、３Ｗ−Ａ　、　５Ｗ−Ｂ・・・スイッチ
。 特許出願人 富士通株式会社 特ｍ’Ｙｌｉ３願代理人 弁理士　竹　本　　　　朗 弁理士　西　舘　和　之 力・埋土　　内　　１）　室　　男 弁埋土　山　　口　　昭　之 第１図 第２図 第３図 ＥＣＬモード　ＴＴＬモード

Claims (1)

  1. 【特許請求の範囲】 １、同一チップ内にＥＣＬ形式の回路とＴＴＬ形式の回
    路とを構成した集積回路装置において、該集積回路装置
    に前記両形式の回路に電源を供給するだめの共通の電源
    端子と、該電源端子における電源ぢ。 圧の大きさに応じていずれか一方の形式の回路が動作す
    るように回路を切換える手段とを設けたことを特徴とす
    る集積回路。 ２、同一チ５，７６内にＥＣＬ形式の回路とＴＴＬ形式
    の回路とを構成した集積回路装置において、該４１１万
    ′：回路装置に前記両形式の回路に電源を供給するため
    の共通の電源端子と、該電源端子における東、源現圧の
    大きさに応じてＥＣＬ形式の回路の’ｒｌ’、Ｈ流源用
    トランジスタをカットオフすることによりＥＣＬ形式の
    回路を不作動とする回路手段とを設けたことを特徴とす
    る年Ｎ７（回路装置。
JP57169544A 1982-09-30 1982-09-30 集積回路装置 Pending JPS5961046A (ja)

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JP57169544A JPS5961046A (ja) 1982-09-30 1982-09-30 集積回路装置
EP83305711A EP0105685B1 (en) 1982-09-30 1983-09-26 Electronic circuit device
DE8383305711T DE3378814D1 (en) 1982-09-30 1983-09-26 Electronic circuit device
US06/536,000 US4625129A (en) 1982-09-30 1983-09-26 Electronic circuit device having a power supply level switching circuit

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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4676555A (en) * 1984-10-09 1987-06-30 Nsk-Warner K.K. Seat belt anchor mechanism
KR100321177B1 (ko) * 1999-12-29 2002-03-18 박종섭 메모리모듈의 인쇄회로기판

Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4814646A (en) * 1985-03-22 1989-03-21 Monolithic Memories, Inc. Programmable logic array using emitter-coupled logic
DE3616059A1 (de) * 1986-05-13 1987-11-19 Telefunken Electronic Gmbh Synchronisierschaltung
US4783606A (en) * 1987-04-14 1988-11-08 Erich Goetting Programming circuit for programmable logic array I/O cell
JP2575702B2 (ja) * 1987-05-09 1997-01-29 富士通 株式会社 シンセサイザ・チュ−ナ
JPH03166821A (ja) * 1989-11-27 1991-07-18 Hitachi Ltd 半導体集積回路装置
US5315167A (en) * 1992-04-09 1994-05-24 International Business Machines Corporation Voltage burn-in scheme for BICMOS circuits
KR960011256B1 (ko) * 1992-04-28 1996-08-21 가부시키가이샤 도시바 반도체 집적회로장치 및 그 기능시험방법
US5428305A (en) * 1992-04-29 1995-06-27 Hughes Aircraft Company Differential logic level translator circuit with dual output logic levels selectable by power connector options
DE69333821T2 (de) 1992-06-15 2005-11-17 Fujitsu Ltd., Kawasaki Integrierte Halbleiterschaltung mit Eingangs/Ausgangschnittstelle geeignet für niedrige Amplituden
US5332929A (en) * 1993-04-08 1994-07-26 Xilinx, Inc. Power management for programmable logic devices
US5332935A (en) * 1993-04-12 1994-07-26 Sierra Semiconductor ECL and TTL to CMOS logic converter
US5760615A (en) * 1994-07-29 1998-06-02 Sgs-Thomson Microelectronics, Inc. Zero current enable circuit
US5534794A (en) * 1994-12-01 1996-07-09 Analog Devices, Inc. Selectable logic output stage
US5970255A (en) 1995-10-16 1999-10-19 Altera Corporation System for coupling programmable logic device to external circuitry which selects a logic standard and uses buffers to modify output and input signals accordingly
US5920729A (en) * 1996-04-30 1999-07-06 Vtc Inc. Apparatus for providing pair of complementary outputs with first and subcircuits to convert non-complementary and complementary inputs to first and second pair of complementary output
DE19722158C1 (de) * 1997-05-27 1998-11-12 Siemens Ag Eingangsschaltung für eine integrierte Schaltung
US6836151B1 (en) * 1999-03-24 2004-12-28 Altera Corporation I/O cell configuration for multiple I/O standards
US6271679B1 (en) 1999-03-24 2001-08-07 Altera Corporation I/O cell configuration for multiple I/O standards
US6362652B1 (en) 1999-12-20 2002-03-26 Fujitsu Microelectronics, Inc. High voltage buffer for submicron CMOS
US6424173B1 (en) 2000-06-21 2002-07-23 International Business Machines Corporation Voltage translators with zero static power and predictable performance

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB1197071A (en) * 1967-05-15 1970-07-01 Robert James Redding Improvements in and relating to apparatus for Remote Control and Signalling
JPS5435474B2 (ja) * 1973-03-26 1979-11-02
JPS5148944A (en) * 1974-10-24 1976-04-27 Nippon Electric Co Puroguramaburu rom handotaishusekikairo
DE2715609C3 (de) * 1977-04-07 1980-01-24 Licentia Patent-Verwaltungs-Gmbh, 6000 Frankfurt Fenster-Diskriminatorschaltung
DE2738187C2 (de) * 1977-08-24 1979-02-15 Siemens Ag, 1000 Berlin Und 8000 Muenchen Schaltungsanordnung für mehrere auf einem Bipolar-Baustein angeordnete Speicherzellen mit einer Regelschaltung zur Kennlinien-Anpassung der Speicherzellen
US4152696A (en) * 1977-11-16 1979-05-01 Lectrolarm Custom Systems, Inc. Multi-function control circuit
DE2903659A1 (de) * 1979-01-31 1980-08-14 Siemens Ag Monolithisch integrierbare logikschaltung
NL186789C (nl) * 1979-02-16 1991-02-18 Philips Nv Schakelcircuit uitgevoerd met meerdere ingangskanalen en een uitgangskanaal.
JPS55113188A (en) * 1979-02-23 1980-09-01 Hitachi Ltd Mos memory driver circuit
US4301380A (en) * 1979-05-01 1981-11-17 Motorola, Inc. Voltage detector
US4328435A (en) * 1979-12-28 1982-05-04 International Business Machines Corporation Dynamically switchable logic block for JK/EOR functions
JPS56122132U (ja) * 1980-02-18 1981-09-17
JPS5856286B2 (ja) * 1980-12-25 1983-12-14 富士通株式会社 出力バッファ回路
JPS58125915A (ja) * 1981-12-29 1983-07-27 Fujitsu Ltd バイアス回路
US4481430A (en) * 1982-08-02 1984-11-06 Fairchild Camera & Instrument Corp. Power supply threshold activation circuit

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4676555A (en) * 1984-10-09 1987-06-30 Nsk-Warner K.K. Seat belt anchor mechanism
KR100321177B1 (ko) * 1999-12-29 2002-03-18 박종섭 메모리모듈의 인쇄회로기판

Also Published As

Publication number Publication date
EP0105685A2 (en) 1984-04-18
US4625129A (en) 1986-11-25
EP0105685B1 (en) 1988-12-28
EP0105685A3 (en) 1986-03-26
DE3378814D1 (en) 1989-02-02

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