JPS5956208A - 変調回路 - Google Patents
変調回路Info
- Publication number
- JPS5956208A JPS5956208A JP16670682A JP16670682A JPS5956208A JP S5956208 A JPS5956208 A JP S5956208A JP 16670682 A JP16670682 A JP 16670682A JP 16670682 A JP16670682 A JP 16670682A JP S5956208 A JPS5956208 A JP S5956208A
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- JP
- Japan
- Prior art keywords
- intervals
- circuit
- supplied
- bit
- shift register
- Prior art date
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- Pending
Links
- 238000000034 method Methods 0.000 claims description 8
- 230000001934 delay Effects 0.000 claims description 2
- 239000011435 rock Substances 0.000 claims 1
- 101150005470 LCL2 gene Proteins 0.000 abstract description 3
- 101100225046 Schizosaccharomyces pombe (strain 972 / ATCC 24843) ecl2 gene Proteins 0.000 abstract description 3
- 101100255938 Arabidopsis thaliana RVE4 gene Proteins 0.000 abstract 1
- 101100074248 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) LCL1 gene Proteins 0.000 abstract 1
- 101150058725 ecl1 gene Proteins 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 5
- 230000003111 delayed effect Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 239000000284 extract Substances 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B20/00—Signal processing not specific to the method of recording or reproducing; Circuits therefor
- G11B20/10—Digital recording or reproducing
- G11B20/10009—Improvement or modification of read or write signals
- G11B20/10046—Improvement or modification of read or write signals filtering or equalising, e.g. setting the tap weights of an FIR filter
- G11B20/10212—Improvement or modification of read or write signals filtering or equalising, e.g. setting the tap weights of an FIR filter compensation for data shift, e.g. pulse-crowding effects
Landscapes
- Engineering & Computer Science (AREA)
- Signal Processing (AREA)
- Digital Magnetic Recording (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（１）発明の技術分野
本発明は変訃１回路、特に磁気記憶装置の読み出し波形
のピークシフトを減少させる変調１回路に関する。
のピークシフトを減少させる変調１回路に関する。
（２）従来技術と問題点
一般に、磁気記憶装置においてはそのディスクトラック
上に１き込まわだデータＤと昂流Ｃと読み出し波形Ｗと
は第１図（１）に示す関係にある。即ぢ波形Ｗのビーク
Ｐ１とＰ２は本来のピーク位置である破線個所から外側
にずれてシフトする傾向にある。この傾向は記録密度が
高けれは高い程顕著になることはよく知られている。
上に１き込まわだデータＤと昂流Ｃと読み出し波形Ｗと
は第１図（１）に示す関係にある。即ぢ波形Ｗのビーク
Ｐ１とＰ２は本来のピーク位置である破線個所から外側
にずれてシフトする傾向にある。この傾向は記録密度が
高けれは高い程顕著になることはよく知られている。
そこで、第１図（２）に示すように、最初からデータＤ
をせまい間隔で１き込んでおりは、そのデータを読んだ
ときの波形ＷのピークＰ ｌ＋ Ｐ ２ は本来の破線
で示す位負に定着る。
をせまい間隔で１き込んでおりは、そのデータを読んだ
ときの波形ＷのピークＰ ｌ＋ Ｐ ２ は本来の破線
で示す位負に定着る。
従来このピークシフト減少方式はデータの１き込み方法
が極めて簡単な磁気記憶装置角にのみ採用されていた。
が極めて簡単な磁気記憶装置角にのみ採用されていた。
例えば、１ビット間隔をＴとした場合にＴ、１．５Ｔ、
２Ｔの３釉類のビット間隔から成るいわゆるＭＦＭ方式
などである。ビット間隔の種類が少ないこの方式ではピ
ークシフトを起こすビット間隔の組合せが少なくピーク
シフトを減少させるのは比較的簡単である。
２Ｔの３釉類のビット間隔から成るいわゆるＭＦＭ方式
などである。ビット間隔の種類が少ないこの方式ではピ
ークシフトを起こすビット間隔の組合せが少なくピーク
シフトを減少させるのは比較的簡単である。
しかし、最小ビット間隔ｔ５Ｔ、最大ビット間隔４Ｔで
そのはか２Ｔ ＋ ２．５Ｔ ＋ ３Ｔ ｒ ３．５Ｔ
のビット間隔を有する場合にはピークシフトの起こる糾
合わせが各組を・す、ずべての組合せについて予めシフ
トｇを予測し、ピークシフトを減少させることは困雛で
あるという問題点がある。
そのはか２Ｔ ＋ ２．５Ｔ ＋ ３Ｔ ｒ ３．５Ｔ
のビット間隔を有する場合にはピークシフトの起こる糾
合わせが各組を・す、ずべての組合せについて予めシフ
トｇを予測し、ピークシフトを減少させることは困雛で
あるという問題点がある。
（３）発明の目的
本発明の目的は、ピークシフト鯖が、隣接するビット間
隔の大きさに比例することにＩｆｌｌ（Ｌ、ピークシフ
ト量が大きい１．５Ｔと３．５Ｔ以上及び２Ｔと３．５
Ｔ以上の連続を判断することにより複雑な観き込み方法
を肩する磁気記憶装置のピークシフトを減少させること
にある。
隔の大きさに比例することにＩｆｌｌ（Ｌ、ピークシフ
ト量が大きい１．５Ｔと３．５Ｔ以上及び２Ｔと３．５
Ｔ以上の連続を判断することにより複雑な観き込み方法
を肩する磁気記憶装置のピークシフトを減少させること
にある。
（４）発明の構成
本発明によりは、磁気記憶装置の変調記録方式であって
、信号のイル類として最小ビット間隔と最大ビット間隔
の間に複数のビット間隔が存在し、これらビット間隔の
組合せで変調する変調回路において、それぞれ時間遅れ
がある′ａ数種類のクロック信号を生成する遅延回路と
原聞き込みデータをシフトするシフトレジスタが設けら
れ、上記シフトレジスタの出力が特定のビット間隔の紹
合せによる連続性を判定する連続判定回路に供給され、
該連続判定回路の出力によシ上記史数種類のクロック信
号が選択されて原書き込みデータの最小ビット間隔より
狭いビット間隔で書き込みデータが変調されることを特
徴とする変調回路が提供される。
、信号のイル類として最小ビット間隔と最大ビット間隔
の間に複数のビット間隔が存在し、これらビット間隔の
組合せで変調する変調回路において、それぞれ時間遅れ
がある′ａ数種類のクロック信号を生成する遅延回路と
原聞き込みデータをシフトするシフトレジスタが設けら
れ、上記シフトレジスタの出力が特定のビット間隔の紹
合せによる連続性を判定する連続判定回路に供給され、
該連続判定回路の出力によシ上記史数種類のクロック信
号が選択されて原書き込みデータの最小ビット間隔より
狭いビット間隔で書き込みデータが変調されることを特
徴とする変調回路が提供される。
（５）発明の実施例
以下、本発明を実施例によシ添付図面を参照して説明す
る。
る。
第２図は本発明に係る変調回路の構成図であって、原信
号たるデータＬ）ＡＴＡ １はシフトレジスタ２０によ
シ順次シフトされてその出力が連続判定回路３０に供給
され、これにより１．５Ｔ＋３．５Ｔまたは２Ｔ＋３．
５Ｔに関して連続判定がなきれて対応信号ＩＬ７ 、
ＩＦ５または２Ｌ６ 、２Ｅ３が生成され、これら対応
信号がマルチブレフサ４０に供給されてＥＣＬｌ、ＬＣ
Ｌｌ ｔだはＥＣＬ２ 、 ＬＣＬ２を選択しこれらの
差だけ原信号の最小ビット間隔１．５ Ｔ−！たは２Ｔ
を狭くした咄き込み信号ＤＡＴＡ ２が得られる。
号たるデータＬ）ＡＴＡ １はシフトレジスタ２０によ
シ順次シフトされてその出力が連続判定回路３０に供給
され、これにより１．５Ｔ＋３．５Ｔまたは２Ｔ＋３．
５Ｔに関して連続判定がなきれて対応信号ＩＬ７ 、
ＩＦ５または２Ｌ６ 、２Ｅ３が生成され、これら対応
信号がマルチブレフサ４０に供給されてＥＣＬｌ、ＬＣ
Ｌｌ ｔだはＥＣＬ２ 、 ＬＣＬ２を選択しこれらの
差だけ原信号の最小ビット間隔１．５ Ｔ−！たは２Ｔ
を狭くした咄き込み信号ＤＡＴＡ ２が得られる。
遅延回路はクロックＣＬＩを順次遅らせた５種類のクロ
ックＬＣＬＩ 、 ＬＣＬ２ 、０ＣＬＩ （０ＣＬ２
） 、 ＥＣＬＩ 。
ックＬＣＬＩ 、 ＬＣＬ２ 、０ＣＬＩ （０ＣＬ２
） 、 ＥＣＬＩ 。
ＥＣＬ２生成し、これらの信号は後に選択されて目標と
するＤＡＴＡ２の最小ビット間隔を決定する。シフトレ
ジスタ２０は１２個のフリップフロッグＦ、Ｆ、から成
り、原信号ＤＡＴＡＩが順次シフトされて連続判定回路
３０に供給され、Ｑ（Ｍ号と４個号との組み合わせによ
り連続判定の基礎となる。連続判定回路３０は第３図に
示す４１％成を有し、前記シフトレジスタ２０の出力を
各アンドダート３０１から３（）４に供給せしめてシフ
トレジスタＦ、Ｆ。
するＤＡＴＡ２の最小ビット間隔を決定する。シフトレ
ジスタ２０は１２個のフリップフロッグＦ、Ｆ、から成
り、原信号ＤＡＴＡＩが順次シフトされて連続判定回路
３０に供給され、Ｑ（Ｍ号と４個号との組み合わせによ
り連続判定の基礎となる。連続判定回路３０は第３図に
示す４１％成を有し、前記シフトレジスタ２０の出力を
各アンドダート３０１から３（）４に供給せしめてシフ
トレジスタＦ、Ｆ。
で順次遅らせ上記遅延回路１０からの信号を選択する。
アンドダート３０１，３０２，３０３，３０４Ｃ」１、
順に３．５Ｔ以上＋１．５ Ｔ 、 １．５ Ｔ＋３．
５ Ｔ以上、３．５Ｔ以上＋２ Ｔ 、 ２ Ｔ−１−
３，５Ｔ以上の連続判定を行う。
順に３．５Ｔ以上＋１．５ Ｔ 、 １．５ Ｔ＋３．
５ Ｔ以上、３．５Ｔ以上＋２ Ｔ 、 ２ Ｔ−１−
３，５Ｔ以上の連続判定を行う。
マルチプレクサ４０は連続判定回路３０の出力信号によ
シ遅延回路２０の出力を選択しＤＡＴＡ２の最初ビット
間隔を定めるクロックＣＬ２を生成する。
シ遅延回路２０の出力を選択しＤＡＴＡ２の最初ビット
間隔を定めるクロックＣＬ２を生成する。
Ｒ４’ｄのフリツプフロツプ５０は上記ＣＬ２とシフト
レジスタ２０の１０番目のＦＦの出力信号Ｑ＋ｏとから
最小ビット間隔の狭いＤＡＴＡ ２をホり出す。
レジスタ２０の１０番目のＦＦの出力信号Ｑ＋ｏとから
最小ビット間隔の狭いＤＡＴＡ ２をホり出す。
上記構成を有する変調回路は、次のように動作する。
クロックＣＬＩが遅延回路１０とシフトレジスタ２０に
それぞれ４Ｊｔ、給される（第４図、第５図）。
それぞれ４Ｊｔ、給される（第４図、第５図）。
遅延回路１０へ供給されたクロックＣＬＩは順次遅延さ
れて、５種類のクロックＥＣＬ １ 、０ＣＬＩ （ｏ
ａｚ ） 。
れて、５種類のクロックＥＣＬ １ 、０ＣＬＩ （ｏ
ａｚ ） 。
ＬＣＬ １ 、 ＥＣＬ２ 、 ＬＣＬ ２が生成され
る（第４図、第５図）。シフトレジスタ２０へ供給され
たクロックＣＬＩは２個のフリツプフロツプＦ、Ｆ、で
シフトされ、各Ｑ出力、互出力はその組合わせに従って
判定回路３０のそれぞれ該当するアンドゲート３０１乃
至３０４に供給される。
る（第４図、第５図）。シフトレジスタ２０へ供給され
たクロックＣＬＩは２個のフリツプフロツプＦ、Ｆ、で
シフトされ、各Ｑ出力、互出力はその組合わせに従って
判定回路３０のそれぞれ該当するアンドゲート３０１乃
至３０４に供給される。
先ずダート３０１に供給さｉまたＱ出力、司串力は第４
図に示すように区間ＩＩにおいてＱ＋とＱ４が処理され
て（■）、ＩＬＩが生成さｉｚる（■）。
図に示すように区間ＩＩにおいてＱ＋とＱ４が処理され
て（■）、ＩＬＩが生成さｉｚる（■）。
これにより３．５Ｔ以上＋１．５Ｔの連続判定が行われ
る。ＩＬＩは後続の６個のフリツプフロツプＦ、Ｆ。
る。ＩＬＩは後続の６個のフリツプフロツプＦ、Ｆ。
により順次シフトされ、区間１７においてＩＬ７が生成
さ力５る（Ｏ））。同時に、マルチプレクサ４０へ供給
されたルアはＬＣＬＩを選択しく（イ））、これがＣＩ
２となる（■）。
さ力５る（Ｏ））。同時に、マルチプレクサ４０へ供給
されたルアはＬＣＬＩを選択しく（イ））、これがＣＩ
２となる（■）。
次にケ゛−ト３０２に供給されたＱ出フバ司出力ｉｄ１
．５Ｔ−１−３，５Ｔ以上の連続判定に（ｊ・用される
。
．５Ｔ−１−３，５Ｔ以上の連続判定に（ｊ・用される
。
この場合の判定回路３０内での処理は、第４図に示すよ
うに■′、■′、■′、■′、■′の順に行われ、ＩＦ
５によシｈ；ＣＬＩが選択さねこ）］がＣＡ、２となる
（■）１゜ この２つのＣＩ、２（■と■′）は）ｉ”、Ｆ、５（ｌ
でシフトレジスタ３０のＱ＋ｏで処理さｆｌ最ｄビット
間隔τ１のＤＡＴＡ、２が出力される（第４図）。、こ
のτｒ ＆：Ｊ−１Ｌ）ＡＴＡ １のが小ビット間隔
１．５Ｔ（第４図）に比較して、ＥＣＬ １とＩ、ＣＬ
ｌの差くけ狭くなっている。
うに■′、■′、■′、■′、■′の順に行われ、ＩＦ
５によシｈ；ＣＬＩが選択さねこ）］がＣＡ、２となる
（■）１゜ この２つのＣＩ、２（■と■′）は）ｉ”、Ｆ、５（ｌ
でシフトレジスタ３０のＱ＋ｏで処理さｆｌ最ｄビット
間隔τ１のＤＡＴＡ、２が出力される（第４図）。、こ
のτｒ ＆：Ｊ−１Ｌ）ＡＴＡ １のが小ビット間隔
１．５Ｔ（第４図）に比較して、ＥＣＬ １とＩ、ＣＬ
ｌの差くけ狭くなっている。
上記と同様に、３．５Ｔ以下＋２Ｔはアンドゲート３０
３によシ、２Ｔ＋３．５Ｔ以上ｌまアンドゲート３０４
によシそれぞれ連続判定されるのが、その場合の動作は
第５図の■から■壕で（３，５Ｔ以上＋２Ｔの判定）、
■隼ら■′まで（２Ｔ＋３．５Ｔ以上の判定）に示す通
りである。Ｆ、Ｆ、５０から生成されたＤＡＴＡ ２の
最小ビット間隔τ２１−１：ＤＡＴＡＩの２Ｔに比較し
て、ＥＣＬ ２とＬＣＬ ２の差だけ狭くなっている。
３によシ、２Ｔ＋３．５Ｔ以上ｌまアンドゲート３０４
によシそれぞれ連続判定されるのが、その場合の動作は
第５図の■から■壕で（３，５Ｔ以上＋２Ｔの判定）、
■隼ら■′まで（２Ｔ＋３．５Ｔ以上の判定）に示す通
りである。Ｆ、Ｆ、５０から生成されたＤＡＴＡ ２の
最小ビット間隔τ２１−１：ＤＡＴＡＩの２Ｔに比較し
て、ＥＣＬ ２とＬＣＬ ２の差だけ狭くなっている。
（６）発明の効果
上記の通シ、本発明によｉｔはビークシフ）ｌの大きい
１．５Ｔと３．５Ｔ以上及び２Ｔと３．５Ｔ以上の連続
を判定することができるので初雑な省き込み方法を有す
る磁気記憶装置のピークシフトを減少させることがてき
る。
１．５Ｔと３．５Ｔ以上及び２Ｔと３．５Ｔ以上の連続
を判定することができるので初雑な省き込み方法を有す
る磁気記憶装置のピークシフトを減少させることがてき
る。
第１図は磁気記憶装置におりるピークシフトの一般的説
明図、第２図は本発す」に伊る変調回路の構成図、第３
図は第２図におり−る連り１判云゛回路の構成図、第４
図と第５図は第２図の動作匿、明図である。 １０・・・遅延回路、２０・・・シフトレジスタ、３０
・・・連続判定回路、４０・・・マルチプレクサ、５０
・・・フリツプフロツプ。 特Ｗ［出願人 富士通株式会社 特許出願代理人 弁理士 青 木 朗 弁理士 西 舘 和 之 弁理士 内 １）幸 男 弁理士 山 口 昭 之 第１図 （１ （
明図、第２図は本発す」に伊る変調回路の構成図、第３
図は第２図におり−る連り１判云゛回路の構成図、第４
図と第５図は第２図の動作匿、明図である。 １０・・・遅延回路、２０・・・シフトレジスタ、３０
・・・連続判定回路、４０・・・マルチプレクサ、５０
・・・フリツプフロツプ。 特Ｗ［出願人 富士通株式会社 特許出願代理人 弁理士 青 木 朗 弁理士 西 舘 和 之 弁理士 内 １）幸 男 弁理士 山 口 昭 之 第１図 （１ （
Claims (1)
- 磁気記憶装置の変調記録方式であって、４１号の種類と
して、距小ビット間隔と最大ビット間隔の間に複数のビ
ット間隔が存在し、これらビット間隔の組合ぜで変調す
る変調回路において、それぞれ時間遅れがある複数種類
のクロック信号を生成する遅延回路と原岩き込みデータ
をシフトするシフトレジスタが設けられ、上記シフトレ
ジスタの出力が４４足のビット間隔の組合せＫよる連続
性を判定する連続判定回路に供給され、該連続判定回路
の出力により上記複数種類のクロンク信号が選択されて
原１き込みデータの最小ビット間隔よシ狭いビットｌｉ
ｊ隔で１き込みデータが変調さｉすることを特徴とする
変調回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16670682A JPS5956208A (ja) | 1982-09-27 | 1982-09-27 | 変調回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16670682A JPS5956208A (ja) | 1982-09-27 | 1982-09-27 | 変調回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5956208A true JPS5956208A (ja) | 1984-03-31 |
Family
ID=15836246
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16670682A Pending JPS5956208A (ja) | 1982-09-27 | 1982-09-27 | 変調回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5956208A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0242166A2 (en) * | 1986-04-12 | 1987-10-21 | Sony Corporation | Apparatus for transmitting digital signal |
| JPH0235603A (ja) * | 1988-07-25 | 1990-02-06 | Mitsubishi Electric Corp | 記録タイミング補正方法 |
| EP0497321A2 (en) * | 1991-01-30 | 1992-08-05 | Kabushiki Kaisha Kenwood | Symmetry apparatus for an EFM signal |
-
1982
- 1982-09-27 JP JP16670682A patent/JPS5956208A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0242166A2 (en) * | 1986-04-12 | 1987-10-21 | Sony Corporation | Apparatus for transmitting digital signal |
| JPH0235603A (ja) * | 1988-07-25 | 1990-02-06 | Mitsubishi Electric Corp | 記録タイミング補正方法 |
| EP0497321A2 (en) * | 1991-01-30 | 1992-08-05 | Kabushiki Kaisha Kenwood | Symmetry apparatus for an EFM signal |
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