JPS5950232B2 - 半導体装置とその製造方法 - Google Patents

Description

【発明の詳細な説明】 本発明は半導体装置、特にダイオードの構造およびその
製法に関するものである。

従来多く使用されているダイオードの構造およびその製
法を図面について説明すると次の通りである。

まず、第１図ａに示すように高不純物濃度のＮ形シリコ
ン半導体（以下Ｎ゛形Ｓｉという）よりなる基板１を用
意し、その表面に同図ｂに示すようにエピタキシャル成
長技術を用いて低不純物濃度のＮ形シリコン半導体（以
下Ｎ−形Ｓｉという）より成るエピタキシャル成長層２
を形成し、さらにその上に同図ｃに示すようにシリコン
酸化膜（ＳｉＯ０）のような絶縁膜３を形成し、同図ｄ
に示すように該ＳｉＯ。

３の一部に写真製版技術を用いて開口部４を設け、ボロ
ンのようなＰ形の不純物よりなるガラスを比較的短時間
沈着させることに”よつて、エピタキシャル層表面部に
選択的に高濃度ボロン拡散層を形成し、しかる後上記ガ
ラスを除去して酸化性雰囲気中にて長時間高温で加熱す
ることにより、同図ｅに示すように上記高濃度ボロン拡
散層中のボロンをエピタキシャル層２内部・へ再分布さ
せる。

いわゆる引伸し拡散を行ない、所望のＰ形シリコン層５
およびＰＮ接合を形成せしめると同時にＰ形シリコン層
５上にＳｉＯ２層を形成せしめ、しかる後同図ｆに示す
ように上記ＳｉＯ，の一部に開口部を設け、該部および
上記基板表面にアノードおよびカソード等の電極６をメ
ツキ法または蒸着法および写真製版技術によつて選択的
に形成する。図面においては以上の各工程について１個
のダイオードを示して説明したが実際には１枚の基板に
多数のダイオードが同時に形成されるから上記電極形成
後、特性の整つた素子をオートテスタ等を用いて選別し
、しかる後スクライバ、クラツキング装置等を用いて個
々のダイ・オートに分割し、しかる後ダイボンダ、リー
ドボンダ等を用いて上記両電極６に対して外部引き出し
電極付けを行ない、ガラスまたは樹脂にて封止するのが
一般的である。以上従来の半導体装置の製造方法を主要
工程に．ついて説明したが、実際には第１表左欄に示す
ようにそれらの主要工程の前後に前処理、後処理、その
他の工程を付加する必要があり、その工程数は膨大であ
り、それらの各工程で使用される装置も主要なものをと
り上げただけでも第２表に示す．ように膨大なものとな
る。

以上の説明からも明らかなように従来の方法に二れば次
のような問題がある。

０ 第２表から明らかなように多数の設備が必要であり
、莫大な設備費を要し、かつこれら設備を動かすための
人件費および維持費も大変な額になる。

（ｂ）第１図、第１表等に示す様にシリコン成長から最
終製品になるまでの工程が長いため、受注予想を必要と
し、在庫を多く持たなければならない。

５（ｃ）第
１図ｆの構造から明らかな様に、Ｎ一形層とド形層で形
成されているＰＮ接合部の内基板主面部は薄いＳｉＯ２
で覆われて保護されているが、ＳｉＯ２中には一般にナ
トリウムイオン（Ｎａ＋イオン）が含まれやすく、高耐
圧を得るために１．は周知のようにガードリングまたは
、フイールドプレートを必要とする。（ｄ）．工数が長
いため不所望なＮａ＋イオンがＳｉＯ２中に含まれやす
くなり信頼性上からＮａ＋イオン等アルカリイオンをプ
ロツクまたは固定化するたｌめのパシベージヨンが必要
である。

（ｅ） 一回の処理で多量のダイオードを作ることによ
つて製造コストを下げるためにはウエハ径を大きくする
ことが望ましいが、ウエハ径を大きくするに従い、ウエ
ハ割れ率が高くなり歩留り２が低下する。

（ｆ）ガラスまたはモールド封止時にガラスまたはモー
ルド樹脂から直接素子が汚染されやすい。

（ｇ）化学処理、写真製版等のための薬品、マスク等の
間接材料が多く必要である。 ２（ロ）上
記した設備、間接材料、作業者を日々十分管理しなけれ
ば同一電気特性の素子が得られないが、従来のものでは
管理項目が極めて多い。本発明は上述したような従来の
問題点を解決すべく成されたものであつて、その目的は
量産に適５合した均一な特性のダイオードおよびそれを
安価にかつスピーデイに製造し得る改良された製造方法
を提供するものである。以下本発明をその実施例につい
て詳細に説明する。

．［
第２図は本発明によりダイオードを製造する場合の一実
施例、特にその各工程における半導体の断面を示したも
のであり、以下同図を用いて工程順に説明する。（ａ）
ＭＯ（モリブデン）等高温においてＳｉとオ一・ミツク
接合が得られ、かつＳｉエピタキシヤル成長温度で溶解
しないような金属を用いて中央金属電極７を準備する。

この中央金属電極７がカソード電極となる。

なお、本実施例では面積の効果を上げるために中央金属
電極７は柱状部材の一端部（後述するようにこちら側が
アノード側、つまりカソードを介してアノード、さらに
アノード電極が形成される側となる）を偏平状に加工し
てあるが、必ずしもこのような形状に限らず単純な柱状
電極であつてもよい。また、上述したようにこの柱状電
極はカソード電極となるものであるから、上記高融点金
属に限らず、カソード自体を形成するＮ形単結晶Ｓｉの
高不純物濃度のもの、つまりＮ＋単結晶でも、あるいは
それと上記金属との組合せ、例えばＳｉと金属との化合
物（シリサイド）または一部をＳｉ（もしくはシリサイ
ド）、一部を金属としたものを用いても全く等価である
ことは言うまでもない。なお一部をＳｉまたはシリサイ
ドとし、一部を金属とする場合には、カソードに直接接
する表面部はＳｉまたはシリサイドとする方が、カソー
ドとなる半導体を形成しやすい利点がある。ｂ）中央金
属電極７の一部に金属およびＳｉと密着性の良好な絶縁
性の優れた絶縁物３を被着する。

ｃ）金属電極の一端と絶縁物の中央部を覆う様にＮ形Ｓ
ｉ２を形成する。

これは、例えばはじめに多結晶Ｓｉ膜を形成し、次いで
これをレーザアニール、ランプアニール、ＥＢ（Ｅｌｅ
ｃｔｒＯｎｂｅａｎｌ）アニール等の方法により高温（
〜１３００℃）で単時間アニールして単結晶化すること
により行なわれる。多結晶Ｓｉ膜の形成方法としては９
５０℃程度の低温で行なう減圧もしくは常圧中での選択
エピタキシヤル成長法、ＣＶＤ法、蒸着法、スパツタリ
ング法あるいはＭＢＥ（ＭＯｌｅｃｕｌａｒＢｅａｍＥ
ｐｉｔａｘｙ）などが用いられる。

（ｄ）さらにＮ形Ｓｉ２と絶縁膜３を覆う様にＰ＋形Ｓ
ｉ５を減圧中でエピタキシヤル成長させる。

（ｅ）さらにド形Ｓｉ５と絶縁膜３を覆う様に外金属電
極８を形成すれば第３図に示すような外観のダイオード
が得られる。なお、上記工程（ＢＸｃ）（ＤＸｅ）では
各々同時に多数の素子の製造が可能である。このような
本発明によれば以下のような効果を得ることができる。

まず第１表左欄に示す従来の方法の工程数に比し、本発
明の方法における工程数は右欄に示すように著しく少な
くなる。すなわち、従米法によれば工数が随分長く、化
学薬品、設備等が莫大に必要なことは前述の通りである
。特に素子の熱抵抗を下げるためには裏面エツチング（
Ｎ”Ｓｉ基板のエツチング）が必要となるが、それがた
め、薄いウエハとなり、裏面シリコンエツチング工程〜
スクライブ工程の間でウエハ割れが生ずるおそれが極端
に多くなる。またＳｉに電極形成した後、外部取出しの
ための電極付けとしてのリードボンド、ダイボンドを必
要とし、かかる工程は、ウエハ状態で進めてきたそれま
でのバツチ処理工程とは異なり１個づつのチツプをリー
ドボンド、ダイボンドしなければならないため、多大の
処理時間を要する。これに比較して、本発明による工程
フローは極めて簡単である。

上記裏面エツチング、ダイボンド、リードボンドが不要
であるため、処理時間が飛躍的に改善される。また構造
的には、ＰＮ接合の周辺表／実動面積が従来法の場合は
大きいのに対し、本発明による方法ではそれを極めて小
さく；できる。すなわち従来法では素子特性に不必要な
部分が多くあつたのに対し、本発明では不必要な部分を
ほとんどなくせることを意味する。つまり選択拡散で得
られたプレーナ形ＰＮ接合は表面附近で素子特性が決ま
りやすく、異常拡散、マスク２欠陥、ハンドリング時に
生じるキズ等で特性が出ない素子も多く含んでいる。ま
たほとんどのアバランシエブレイクダウンは表面附近の
ＰＮ接合で決まり、バルク内部の設計値がなかなか出な
いため、深い拡散、ガードリング、フイールドプレ一こ
卜等を必要とする。さらにまた周辺長が長いことは、表
面の影響を受けやすく信頼性上不利である。これにくら
べ、本発明による構造では周辺長が短かく、かつ動作面
積が大きいため、これらの問題が少い。しかも構造的に
中央電極がフイールドプレートと同じ働きをしている。
またＳｉ成長時に自由に所望の濃度プロフアイルが得ら
れ、素子設計が極めて簡単である。各Ｓｉ層はエピタキ
シヤル成長で得られるため、プレーナ形拡散の周辺効果
によるアバランシエブレイクダウン電圧がバルク内アバ
ランシエブレイクダウン電圧より低くなるという問題が
さけられる。かつ、従来法でＮ゛基板は実質的には裏面
電極とオーミツク接触がとれる濃度であれば厚さは極め
て薄くて良いのであるが、ウエハハンドリング上１００
〜２００μ程度有しているため熱抵抗が悪くなる。この
点でも本発明による構造では、理論的に必要なＰＮ領域
のＳｉ厚さにオーミツク領域の厚さはほんの少し加うる
だけで熱抵抗の小さい素子が得られる。加うるに、素子
表面が内部に包まれており、電極またはＳｉで保護され
ているため、外部からの汚染に強い素子になり、さらに
またモールドまたはガラス封止によつて起りやすい汚染
もこれらの工程が不要なため起らない。以上の様に本発
明によれば、短かい工程で安価に信頼性の高い電気特性
の優れた素子が得られるという効果がある。

【図面の簡単な説明】

第１図は従来の方法によりダイオードを作る場合の各工
程における素子の断面図、第２図は本発明の方法により
ダイオードを作る場合の各工程における素子断面図、第
３図は本発明にかかるダイオードの外形傾視図である。 １ ・・・・・・Ｎｆ形半導体、２・・・・・・Ｎ−形
半導体、３・・・・・・絶縁層、４ ・・・・・・開口
部、５・・・・・・Ｐ゛形半導体領域、６・・・・・・
電極、７・・・・・・中央電極、８・・・・・・外側電
極。

Claims (1)

1. 【特許請求の範囲】 １ カソード電極となる柱状電極と、その両端部は残し
   て中央部を覆う絶縁膜と、柱状電極のアノード側一端部
   を覆いかつ一部が隣接する絶縁膜端部をも覆うように形
   成された第一導電形の半導体と、さらに上記第一導電形
   の半導体全体および当該半導体に隣接する上記絶縁膜の
   一部をも覆うように形成された第二導電形半導体と、第
   二導電形半導体に接するように設けられた金属電極を有
   し、上記各電極と半導体とはそれぞれオーミック接触を
   もち、かつ第一導電形半導体と第二導電形半導体とは整
   流接合を構成して成ることを特徴とする半導体装置。 ２ 第二導電形半導体に接するように設けられた金属電
   極が第二導電形半導体表面全部および当該半導体に隣接
   する絶縁膜の一部を覆うように設けられて成ることを特
   徴とする特許請求の範囲第１項記載の半導体装置。 ３ 柱状電極が、少なくとも第一導電形の半導体と接す
   る表面部は高濃度単結晶半導体からなることを特徴とす
   る特許請求の範囲第１項記載の半導体装置。 ４ 柱状電極が、少なくとも第一導電形の半導体と接す
   る表面部は半導体と金属との化合物からなることを特徴
   とする特許請求の範囲第１項記載の半導体装置。 ５ 柱状電極部材の両端部は残し中央部を絶縁膜で覆い
   、柱状電極部材の一端部を覆いかつ一部が隣接する絶縁
   膜端部をも覆うように第一導電形の半導体を形成せしめ
   、さらに上記第一導電形の半導体全体および当該半導体
   に隣接する上記絶縁膜の一部をも覆うように第二導電形
   の半導体を形成せしめ、しかる後、第二導電形半導体に
   接するように金属電極を形成せしめることを特徴とする
   半導体装置の製造方法。