JPS5948476B2 - ダイレクト・メモリ・アクセス方式 - Google Patents

Description

【発明の詳細な説明】 本発明は、プロセッサと組み合されたメモリに対し、プ
ロセッサを介さずにデータのアクセスを行なう、ダイレ
クト・メモリ・アクセス（以下、ＤＭＡ）方式に関する
ものである。

かゝるＤＭＡは、プロセッサに付属するメモリから周辺
機器に対し、データを高速により転送する場合等に主と
して使用される手段である。

この場合、データの格納されているメモリはプロセッサ
とは無関係にアドレス指定が行なわれるため、一般にＤ
ＭＡ実行期間中は、プロセッサの動作を停止させて、ア
ドレスバスおよびデータバスをメモリから切離している
。このため、メモリの一部にリフレッシュを必要とする
ダイナミックメモリを用い、プロセッサがこれに対する
リフレッシュを行なうものとなつているシステム構成で
は、ＤＭＡ実行中にダイナミックメモリに格納されてい
るデータが消滅するおそれがあり、これを阻止するため
には、プロセッサ以外の回路により、ＤＭＡ実行中にも
ダイナミックメモリに対するリフレッシュ動作を継続し
なけれぱならない。

一方、プロセッサがデータ処理を行なつている期間中は
、メモリがプロセッサと接続されており、プロセッサと
メモリとの間でデータの授受が行なわれないときにリフ
レッシュが実行されねばならず、この面からは、リフレ
ッシュ機能を有するプロセッサを使用することが、シス
テム構成の簡素化上有効となつている。

したがつて、ＤＭＡを行なうシステムにおいては、従来
、ＤＭＡ期間中のリフレッシュ作用をプロセッサから外
部回路へ切替えるか、または、リフレッシュ専用の回路
をプロセッサとは別個に設けるかしており、いずれにし
てもシステム構成が複雑となる欠点を生じていた。

本発明は、従来のかゝる欠点を解消する目的を有し、Ｄ
ＭＡにより１回に転送するデータ量は比較的少なく、例
えばＩＫバイト程度あれば十分な場合が多い。

このことに着目して、ＤＭＡ実行用のメモリエリヤとし
てスタティックメモリを用い、かつ、その他のメモリエ
リヤ用としてはダイナミックメモリを用いると共に、Ｄ
ＭＡに際してはプロセッサとスタティックメモリとの間
を切離し、ダイナミックスメモリに対してはプロセッサ
によるリフレッシュ動作を継続させることにより、シス
テム構成を極めて単純化したダイレクト・メモリ・アク
セス方式を提供するものである。以下、実施例を示すブ
ロツク図によつて本発明の詳細を説明する。

同図において、マイクロプロセツサ等のプロセツ１は、
揮発性のＲＡＭ（ＲａｎｄｏｍＡｃｃｅｓｓＭｅーｍｏ
ｒｙ）を用いたダイナミツクメモリ２および非揮発性の
ＲＡＭを用いたスタテイツクメモリ３と組み合されてお
り、これらの間はアドレス指定信号伝送用のアドレスバ
ス４Ａおよび、データ信号伝送用のデータバス５Ａによ
り接続され、スタテイツクメモリ３との間にはゲート７
Ａ〜７Ｃからなるゲート回路７が挿入されている。

また、プロセツサ１には、ＤＭＡ動作の開始および終了
時に、ＤＭＡ開始割込信号およびＤＭＡ終了割込信号が
与えられる割込端子１Ａと、これら割込信号に対する応
答信号を送出する応答端子１Ｂとが備えてあり、ＤＭＡ
開始割込信号により主プログラムに基づく全般的なデー
タ処理動作を中止し、リフレツシユ動作を含む特定のプ
ログラムのみを実行するものとしてプログラミングされ
ている。

なお、ゲート回路７は通常オンとなつており、通常動作
においては、プロセツサ１がダイナミツクメモリ２およ
びスタテイツクメモリ３との間でデータの授受を行ない
、所定のデータ処理を実行すると共に、ダイナミツクメ
モリ２に対するリフレツシユ動作も行なうものとなつて
いる。

そしてＤＭＡ用のメモリエリヤとしてスタテイツクメモ
リ３が用いられ、その他のメモリエリヤ用としてはダイ
ナミツクメモリ２が用いられるものとなつている。いま
、陰極線管入出力装置等の端末装置６がＤＭＡ実行の必
要を生じたものとすれば、機械接点スイツチ、半導体ス
イツチ回路等のスイツチＳＷ１がオンとされ、電源■が
抵抗器８を介して与えられていたＡ点をアースするため
、Ａ点が“Ｌ”（低レベノ（ハ）となり、ＡＮＤゲート
９の出力が″Ｌ″へ転じ、これによつてゲート回路７が
オフとなり、スタテイツクメモリ３側のアドレスバス４
Ｂおよびデータバス５Ｂをプロセツサ１と切離す。

たゾし、このときにもダイナミツクメモリ２は、プロセ
ツサ１と接続されたま＼になる。Ａ点が８Ｌ１になると
、抵抗器１０Ａを介して電源■からコンデンサ１１Ａへ
充電々流が通じ、これによつてトランジスタ１２Ａがオ
ンとなり、抵抗器１３Ａの端子電圧を゛Ｈ゛゜（高レベ
ノ（ハ）とするため、これが廻り込み阻止用のダイオー
ド１４Ａを経てインバータ１５へ与えられ、６Ｌ”とな
つたパルス信号が割込開始信号としてプロセツサ１の割
込端子１Ａへ送出される。また、Ａ点の“Ｌ１がインバ
ータ１６により゛Ｈ０となつて、コード発生器等を用い
た第１命令回路１７Ａへ与えられ、これによつて同回路
１７Ａが後述のＤＭＡ開始割込命令を発生する。

プロセツサ１が割込信号を受付けると、応答端子１Ｂか
ら応答信号を送出するため、この信号によりゲート回路
１８がオン状態となり、第１命令回路１７Ａからの割込
命令をデータバス５Ａへ送出し、この命令をプロセツサ
１へ与える。すると、プロセツサ１は主プログラムによ
るデータ処理動作を停止するが、ダイナミツクメモリ２
に対するリフレツシユ動作は継続する割込状態となる。

一方、応答端子１Ｂからの応答信号は、フリツプフロツ
プ回路（以下、ＦＦＣ）１９のクロツク入力ＣＫを駆動
し、このとき入力Ｊが“Ｈ１、入力Ｋは１Ｌゝのため、
出力Ｑが６Ｈ―出力Ｑは６Ｌ″となり、ＡＮＤゲート２
０の出力が６Ｈ７へ転じ、パルス発生器２１を駆動して
ＤＭＡ用クロツクパルスの発生を開始させる。

このクロツクパルスは、カウンタ２２によりカウントさ
れ、カウンタ２２のカウント出力がアドレス指定信号と
してスタテイツクメモリ３に与えられると共に、クロツ
クパルスがラツチ回路２３にもストローブ信号として与
えられるため、アドレス指定によりスタテイツクメモリ
３から読み出されたデータが、アドレス指定と同期して
ラツチ回路２３において保持され、その内容が逐次端末
装置６へ送出される。

以上によりＤＭＡ動作となるが、この割込状態では、プ
ロセツサ１がスタテイツクメモリ３を使用しない特定の
プログラムを実行しており、これによつてダイナミツク
メモリ２に対するリフレツシユ動作が継続される。

なお、特定のプログラムは任意に設定できるが、スタテ
イツクメモリ３をいわゆるビデオメモリとして用い、同
メモリ３の内容をブラウン管等へ表示する場合には、Ｄ
ＭＡの開始時点が、全般的なデータ処理を行なう主プロ
グラム中の任意なステツプにおいて発生するのを可能と
するため、一般には、ノ一オペレーシヨンを反復するＨ
ＡＬＴ状態とするのが好適である。

このため、ＤＭＡの終了時にはＨＡＬＴ状態からプロセ
ツサ１を脱出させる必要が生じ、スイツチＳＷ１のオフ
によりつぎの動作が行なわれる。

すなわち、スイツチＳＷ１のオフによりＡ点が６Ｈ１へ
戻ると、インバータ１６の出力が″Ｌ゛となり、これに
よつてＡＮＤゲート２０の出力も″Ｌ１へ転じ、パルス
発生器２１の動作を停止させるため、カウンタ２２およ
びラツチ回路２３によるスタテイツクメモリ３からのデ
ータ読み出しが終了する。一方、Ａ点が６Ｈ１になれば
、抵抗器１０Ｂを介してコンデンサ１１Ｂが充電され、
抵抗器１０Ｂの端子電圧によりトランジスタ１２Ｂがオ
ンとなり、抵抗器１３Ｂの端子電圧を６Ｈ″とし、これ
をダイオード１４Ｂを経てインバータ１５の入力へ与え
、その出力を“Ｌ１として割込端子１ＡへＤＭＡ終了割
込信号を送出すると共に、Ａ点の６Ｈゝにより第１命令
回路１７Ａと同様の第２命令回路１７Ｂを駆動し、ＤＭ
Ａ終了割込命令を発生させ、ゲート回路１８およびデー
タバス５Ａを介してプロセツサ１へ与える。

プロセツサ１は、ＤＭＡ終了割込命令によりＨＡＬＴ状
態が解除され、応答端子１Ｂから再び応答信号を送出す
るため、ＦＦＣ・１９が駆動され、今度は、入力Ｊが６
Ｌ７、入力Ｋは６Ｈ１であることにより、ＦＦＣ・１９
が反転し出力Ｑが６Ｌ″、出力Ｑは６Ｈ゛となる。

すると、ＡＮＤゲート９の出力が６Ｈ１へ転じ、ゲート
回路７をオン状態へ復帰させるため、スタテイツクメモ
リ３が再びプロセツサ１と接続され、ＤＭＡ開始前の状
態へ戻る。

なお、上述の第１および第２命令回路１７Ａ、，１７Ｂ
から送出する命令は、プロセツサ１として市販のμＰＤ
７８０を用いる場合、下表に示すサブルーチンのプログ
ラムをコールするものが好適である。

すなわち、ＤＭＡ開始プログラムは、まずＥＩ（Ｅｎａ
ｂｌｅ Ｉｎｔｅｒｒｕｐｔ．）により割込を可能とし
たうえ、ＨＡＬＴによつてリフレツシユ動作を除くすべ
ての動作を停止させ、ＲＥＴＩ（ＲＥＴｕｒｎｆｒｏｍ
Ｉｎｔｅｒｒｕｐｔ．）により割込状態から主プログラ
ム実行への復帰を準備させており、ＤＭＡ終了プログラ
ムにおいては、ゲート回路７がオン状態へ復帰するまで
の時間を経過させるため、まずＮＯＰ（ＮｏＯＰｅｒａ
ｔｉｏｎ）により１マシンサイクルを経過させてから、
ＥＩによつて割込を可能としたうえ、ＲＥＴＩにより割
込開始プログラムのＲＥＴＩに移行させ、主プログラム
の実行に復帰させるようになつている。

たゾし、前述の各プログラムは、プロセツサ１の種別に
応じて選定されるが、一般に各々が３バイト程度でよい
。

また、ＤＭＡ開始割込信号およびＤＭＡ終了割込信号を
発生するトランジスタ１２Ａ，１２Ｂの回路は、単安定
マルチバイブレータ等のパルス発生回路を用いてもよく
、第１および第２命令回路１７Ａ，１７Ｂを一体とし、
切替えにより各命令を発生させても同様であり、若干の
回路を付加することにより、ＤＭＡ実行中に端末装置６
からスタテイツクメモリ３に対するデー゛夕の書き込み
を行なうことも可能となる等、図示の回路構成は種種の
変形力椙在である。

なお、端末装置６としては、ＤＭＡを必要とする機器ま
たは回路であれば、任意のものを適用することができる
。

以上の説明により明らかなとおり本発明によれば、ＤＭ
Ａ実行中にもプロセツサによるリフレツシユ動作が継続
されるため、別途にリフレツシユ用の回路を設ける必要
がなくなり、構成が極めて簡素化されると共に、ＤＭＡ
開始およびＤＭＡ終了プログラムも３バイト程度でよく
、特に複雑なプログラミングを要さず、ＤＭＡ動作の要
求される各種データ処理システムにおいて多大の効果を
呈する。

【図面の簡単な説明】

図は本発明の実施例を示すブロツク図である。 １・・・・・・プロセツサ、２・・・・・・ダイナミツ
クメモリ、３・・・・・・スタテイツクメモリ、４Ａ，
４Ｂ・・・・・・アドレスバス、５Ａ，５Ｂ・・・・・
・データバス、７・・・・・・ゲート回路。

Claims (1)

【特許請求の範囲】
1. １ ダイナミックメモリに対するリフレッシュ機能を有
   するプロセッサを備えたデータ処理システムにおいて、
   ダイレクト・メモリ・アクセス実行用のメモリエリヤと
   してスタティックメモリを用い、かつ、その他のメモリ
   エリヤ用としては前記ダイナミックメモリを用いると共
   に、前記ダイレクト・メモリ・アクセスに際して前記プ
   ロセッサとスタティックメモリとの間のみを切離し、前
   記プロセッサにより前記ダイナミックメモリに対するリ
   フレッシュ動作を継続させることを特徴としたダイレク
   ト・メモリ・アクセス方式。