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JPS5932048A - Checking circuit of logical signal - Google Patents

Checking circuit of logical signal

Info

Publication number
JPS5932048A
JPS5932048A JP57142413A JP14241382A JPS5932048A JP S5932048 A JPS5932048 A JP S5932048A JP 57142413 A JP57142413 A JP 57142413A JP 14241382 A JP14241382 A JP 14241382A JP S5932048 A JPS5932048 A JP S5932048A
Authority
JP
Japan
Prior art keywords
logic
circuit
logic signal
input
signal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP57142413A
Other languages
Japanese (ja)
Inventor
Takahide Oogami
貴英 大上
Nobuyuki Iijima
飯島 信幸
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Priority to JP57142413A priority Critical patent/JPS5932048A/en
Publication of JPS5932048A publication Critical patent/JPS5932048A/en
Pending legal-status Critical Current

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    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00Error detection; Error correction; Monitoring
    • G06F11/07Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/0703Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
    • G06F11/0751Error or fault detection not based on redundancy
    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00Error detection; Error correction; Monitoring
    • G06F11/07Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/16Error detection or correction of the data by redundancy in hardware
    • G06F11/1608Error detection by comparing the output signals of redundant hardware

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  • Theoretical Computer Science (AREA)
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  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Techniques For Improving Reliability Of Storages (AREA)
  • Debugging And Monitoring (AREA)

Abstract

PURPOSE:To simplify the constitution of a logical signal checking circuit, by applying a priority deciding circuit which is one of standard logical circuits to said logical signal checking circuit. CONSTITUTION:Logical circuits r0-r7 are connected reversely in order to the input terminal of the 2nd priority deciding circuit 15. The outputs of two priority deciding circuits 14 and 15 are connected to an exclusive OR gate so as to obtain an exclusive OR between signals of both outputs. A logical signal ac is obtained by having an AND between the output of an AND gate and a signal ar through said AND circuit. In case just a single signal of logic ''1'' exists among signals r0-r7, the outputs of circuits 14 and 15 are all set at logic ''1'' when the exclusive AND is obtained in response to an output terminal number.

Description

【発明の詳細な説明】 この発明は、2nピツ)(nは1よ岨大なる任意の整数
で以下同様に仮定する)の中で論理′1“であるビット
が2ビツト以上あるがどうかを検査する回路に関するも
のである。
[Detailed Description of the Invention] This invention determines whether there are two or more bits that are logical ``1'' in 2n bits (n is any integer greater than 1, and the same assumption will be made hereinafter). It concerns the circuit to be tested.

2nビツトの中で論理”?−′cあるビットが2ビツト
以上あることを検査する回路は、メモリのアクセス制御
回路等で使用される場合が多い。このため1本発明の説
明にはメモリのアクセス制御回路への通用例ケ使用する
Circuits that check whether there are 2 or more logical bits among 2n bits are often used in memory access control circuits, etc. Therefore, in the description of the present invention, the memory Use common examples for access control circuits.

まず、メモリのアクセス制御回路について以下に述べる
First, the memory access control circuit will be described below.

第1図にJlつのメモリ装置(1)に対し、これをアク
セスする機能ユニット(2a)、 (2’b)、・・・
a (2h)があフ、これらの機能ユニットからメモリ
装置にアクセス要求信号(3)が送出されている様子を
示す。
In FIG. 1, Jl memory devices (1) are accessed by functional units (2a), (2'b), . . .
a (2h) shows the access request signal (3) being sent from these functional units to the memory device.

ここで、41&能ユニツト(2a)、 (21))、−
、(2h)7r メ% 9 装fJIO)にアクセスを
要求する場合には、アクものとする。
Here, 41 & function unit (2a), (21)), -
, (2h) 7r me% 9 device fJIO), it shall be accepted.

第2図に、第1図に示されたメモリ装置(1)の内部ニ
おいて、各機能ユニットからのアクセス要求信号を受け
、アクセス要求がある場合には信号arを論理 1″と
し、3ビツトの信号rnQrn7 、rn2でアクセス
要求のあるユニットに割フ当てられた番号(ここでは機
能ユニッ) (2a)をo  、  (2b)を1 、
(2りを2 、(2dX 3 、(2e)を4゜(2f
)を5 、 (2g)を6 、 (2h)を7と仮定)
を2進表示し、また、2つ以上のユニットがアクセス要
求をした場合には信号acを論理“1”とするアクセス
制御回路(4)を示す。ここで、3ビツトの論理信号r
no 、rn 1 jrn2はこの順で2,2゜2°の
各ビットを示すものとする。
FIG. 2 shows that inside the memory device (1) shown in FIG. Bit signals rnQrn7 and rn2 indicate the number assigned to the unit requesting access (in this case, the functional unit) (2a) to o, (2b) to 1,
(2 ri is 2, (2dX 3, (2e) is 4° (2f
) is 5, (2g) is 6, (2h) is 7)
An access control circuit (4) is shown in which the signal ac is expressed in binary and the signal ac is set to logic "1" when two or more units make an access request. Here, the 3-bit logic signal r
It is assumed that no, rn 1 and jrn2 indicate each bit of 2, 2° and 2° in this order.

アクセス制御回路(4)では、各ユニットがら送出され
るアドレスやデータ等を選択するために、アクセス要求
があったことを示す信号arとアクセス要求をしている
ユニットの番号を表示する信号rnQ 、rnl、rn
2とを出力する。これらの信号は、2つ以上のユニット
がアクセス要求しているかどうかを検査するか否かにか
かわらず必要である。
The access control circuit (4) uses a signal ar indicating that an access request has been made and a signal rnQ indicating the number of the unit making the access request, in order to select the address, data, etc. sent from each unit. rnl, rn
Outputs 2. These signals are necessary whether or not to check whether more than one unit is requesting access.

これらの信号を生成するためには1通常、優先順位決定
回路(プライオリ・ティ・エンコーダ回路)が用いられ
る。こノtを第3゛図に示す。第3図において優先順位
決定回路(8)は8つのアクセス要求信号を入力とし信
号ar、およびrng 、rni 。
To generate these signals, a priority determination circuit (priority encoder circuit) is usually used. This is shown in Figure 3. In FIG. 3, the priority determination circuit (8) receives eight access request signals as input signals ar, rng, and rni.

rn2を出力する。Output rn2.

優先順位決定回路については、第4図(a)にシンボル
、第4図(ロ)に真理値表、第4図(C) K組み合わ
せ回路による構成例を示す。
Regarding the priority order determining circuit, FIG. 4(a) shows a symbol, FIG. 4(b) shows a truth table, and FIG. 4(c) shows a configuration example using a K combination circuit.

以上が、メモリのアクセス制御回路(4)の検査信号a
cを除く信号に関係する部分の説明である。
The above is the test signal a of the memory access control circuit (4).
This is an explanation of portions related to signals other than c.

次に、検査信号acを生成するための従来の回路の例を
第5図に示す。
Next, FIG. 5 shows an example of a conventional circuit for generating the test signal ac.

第5図に示される回路は、検査専用に構成された回路で
、排他的論理和ゲートをトリー状に接続したパリティ・
チェック回路の変形とみなせる。
The circuit shown in Figure 5 is a circuit configured exclusively for testing, and is a parity circuit in which exclusive OR gates are connected in a tree shape.
It can be regarded as a modification of the check circuit.

このような回路の構成はゲート単位で行なわれるため、
nが変わればその度に回路の構成をゲート・レベルから
考えなければならず、設計に手間がかかっ、また1回路
の動作試験なども専用に行なう必要があった。
Since the configuration of such a circuit is done gate by gate,
Each time n changes, the circuit configuration must be considered from the gate level, which requires time and effort to design, and it is also necessary to conduct a dedicated operation test for each circuit.

この発明はこのような欠点を克服するため、標準的な論
理回路の1つである優先順位決定回路を応用したもので
、以下図面に従?て説明する。
In order to overcome these drawbacks, this invention applies a priority determination circuit, which is one of the standard logic circuits, and is shown in the drawings below. I will explain.

第6図に、この発明に係る一実施例を示したもので、第
2図に示されたメモリのアクセス制御回路(4)に相当
する。第6図において、第1の優先順位決定回路0→は
第3図で示される優先順位決定回路(8)に相当するも
ので、論理信号ar、rno。
FIG. 6 shows an embodiment of the present invention, which corresponds to the memory access control circuit (4) shown in FIG. In FIG. 6, a first priority determining circuit 0→ corresponds to the priority determining circuit (8) shown in FIG. 3, and receives logical signals ar and rno.

rnl、rn2を生成する。第6図における第2の優先
順位決定回路0’9およびその出力に接続されたゲート
が論理信号acを生成するためのものである。
Generate rnl and rn2. The second priority determination circuit 0'9 in FIG. 6 and the gate connected to its output are for generating the logic signal ac.

第6図において、第2の優先順位決定回路0!9の入力
端子には、他方の優先順位決定回路Iの入力端子に接続
された論理信号rQ、rl、・・・、r7が接続されて
いるが9図に示されるように、接続のJllilが逆に
なっている。また、2つの優先順位決定回路04および
Q′5の出力は、出力端子の同一番号に接続された信号
どうしが排他的論理和かとられるように排他的論理和ゲ
ートに接続され、さらに。
In FIG. 6, logic signals rQ, rl, . However, as shown in Figure 9, the Jllil of the connection is reversed. Further, the outputs of the two priority determining circuits 04 and Q'5 are connected to an exclusive OR gate so that signals connected to the same number of output terminals are exclusive ORed.

この出力がNANDゲートに接続されている。論1里信
号acは、 NANDゲートの出力と優先順位決定回路
04の2端子に接続された信号arとをANDゲートに
より論理積をとった結果となっている。これにより、論
理信号rQ、ri、・・・、r7のうち。
This output is connected to a NAND gate. The logical signal ac is the result of logical product of the output of the NAND gate and the signal ar connected to the two terminals of the priority determining circuit 04 using an AND gate. As a result, among the logic signals rQ, ri, . . . , r7.

2つ以上が論理 1であるとき論理信号acが論理 1
となる回路を摺成している。
When two or more are logic 1, logic signal ac is logic 1
The circuit is printed.

第7図に、第6図に示された回路の動作の一部を示す表
を示す。第1図においては、論理信号rQ 、rl、・
・・、r7のうち、論理 1である信号が1つである場
合には、2つの優先順位決定回路(141およびQlの
出カイ、および口を、出力端子の番号に対応して排他的
論理和をとったとき、全て最も重要な特徴である。
FIG. 7 shows a table showing part of the operation of the circuit shown in FIG. In FIG. 1, logic signals rQ, rl, .
. . . If there is one signal that is logic 1 among r7, the two priority determination circuits (141 and Ql output and output are set to exclusive logic in accordance with the output terminal numbers) When balanced, they are all the most important features.

ここで、この発明に係る回路の動作の基本について定式
化して説明する。
Here, the basics of the operation of the circuit according to the present invention will be formulated and explained.

まず、1よシ大なる任意の整数nに対し、2nビツトの
中で論理 1であるビットが1ビツトだけであることは
、2nビツトを、工(ロ)、■(す、・・・。
First, for any integer n greater than 1, the fact that only 1 bit is logical 1 among 2n bits means that the 2n bits are

■(2−1)とすると。■Assuming (2-1).

と示される。ここで、・は論理積、Σは論理和を表わす
is shown. Here, * represents logical product, and Σ represents logical sum.

また、2n−t−nの優先順位回路の入力をX(o)。Also, the input of the 2n-t-n priority circuit is X(o).

x(’) s ・・・・・−s x(21) p 出力
なY(o) 、 Y(1) 。
x(') s...-s x(21) p Output Y(o), Y(1).

・・・・・・、Y(n−4)とすると、入出力の関係は
次のように定義されろ。
......, Y(n-4), the input-output relationship is defined as follows.

ここで。here.

とし、πは論理積とする。and π is the logical product.

このとき、第1の優先順位決定回路の入力をx(1)−
■(i) 、 (0≦1≦2−1)      ・・・
・・・(4)としたときの出力をY(j) 、 (0≦
j≦ntL第2の優先順位決定回路の入力を X(1)−工(2n−1−1)、(0≦i≦2n−1)
   −−−−−−(5)としたときの出力なY(j)
、(o≦j≦n−1)、としたとき■を排他的論理和を
表わすものとすると2次式の成立が2式(1)が成立す
るための必要十分条件となっていることを示せば、この
発明に係る回路の基本動作の説明となる。
At this time, the input of the first priority determination circuit is x(1)−
■(i), (0≦1≦2-1)...
...(4), the output is Y(j), (0≦
j≦ntL The input of the second priority order determining circuit is
−−−−−−(5) Output Y(j)
, (o≦j≦n-1), and if ■ represents the exclusive OR, then we can see that the establishment of the quadratic equation is a necessary and sufficient condition for the establishment of the second equation (1). If shown, the basic operation of the circuit according to the present invention will be explained.

これは数学的帰納法によって証明される。即ち。This is proven by mathematical induction. That is.

n−7のときの成立、および、nmkのときの成立を仮
定してn−に+1のときの成立を導く手法を用いること
により証明することができる。
It can be proven by using a method that assumes that it holds true when n-7 and that holds when nmk, and derives that holds when n-+1.

第7図に示された回路では、第2図に示されたメモリの
アクセス制御回路(4)において、第3図に示される本
来必要とされる優先順位決定回路(第1図ではα4に相
当)以外にもう1つの優先順位決定回路(第7図におけ
る([ツ)を用いている点に特徴がある。即ち、第5図
に示された従来の回路に比べ、標準的な論理回路の1つ
である優先順位決定回路を用いることにより、検査回路
の構成を簡単化している。さらに1本来必要とされる優
先順位決定回路α荀も検査回路の1部となっているため
効率的である。
In the circuit shown in FIG. 7, in the memory access control circuit (4) shown in FIG. 2, the originally required priority determination circuit shown in FIG. ), there is another priority determination circuit (([ツ)] in Figure 7 is used. That is, compared to the conventional circuit shown in Figure 5, it is a standard logic circuit. By using one priority order determination circuit, the configuration of the inspection circuit is simplified.Furthermore, the priority order determination circuit α, which is originally required, is also a part of the inspection circuit, making it more efficient. be.

なお1以上は23ビツトの入力論理信号を受けるメモリ
のアクセス制御回路への本発明の一実施例であるが2本
発明は、これに限らず、1よジ大なる整数nに対し、2
nビツトの入力論理信号の中で2ビット以上が論理 1
であることを検査する必要がある任意の回路に応用する
ことができる。
Note that 1 or more is an embodiment of the present invention for a memory access control circuit that receives a 23-bit input logic signal, but the present invention is not limited to this.
Two or more bits of the n-bit input logic signal are logic 1
It can be applied to any circuit where it is necessary to test that

以上のよりに、この発明に係る論理信号検査回路では、
標準的な論理回路の1つである優先順位決定回路を応用
することにより、その構成を簡単にすることができる利
点を有する。
Based on the above, in the logic signal testing circuit according to the present invention,
By applying a priority determination circuit, which is one of standard logic circuits, there is an advantage that the configuration can be simplified.

【図面の簡単な説明】[Brief explanation of drawings]

第1図は、メモリ装置にこれをアクセスする機能ユニッ
トからアクセス要求信号が接続されていることを示す図
。 第2図は、メモリ・アクセス制御回路を示す図。 第3図は、優先順位決定回路によってアクセス要求信号
を出しているユニットの番号を生成することを示す図。 第4図は、優先順位決定回路を示す図。 第5図は、従来の検査回路を示す図。 第6図は、この発明に係る回路の構成を示す図。 第7図は、この発明に係る回路の動作例を示す図である
。 図中、(1)はメモリ装置、 (2a)、 (21))
、・・・。 (2h〕は機能ユニツ) 、 (3)はアクセス要求信
号、(4)はメモリ・アクセス制御回路、(5)はアク
セス要求があることを示す信号、(6)は2つ以上のア
クセス要求があることを示4信号、(7)はアクセス要
求をしているユニットの番号を示す信号、(8)は優先
順位決定回路、 (9a)、 ・−、(9g)はAND
ゲート。 (10a)、 −−−、(10d)はORゲート、(t
ia)m・・・。 C11g)は排他的論理和グー) 、 (12&)、・
・・。 (12g)はANDゲート、α騰はORゲグー 、 (
14) 、 (15は優先順位決定回路、 (?6a)
、−・・、 (16C)は排他的論理和ゲート、αηは
NANDゲート、(+1言ANDゲートである。 なお1図中、同一あるいは和尚部分には同一符号を付し
て示しである。 代理人 葛野信− 第1図 第2図 3 第3図 第4図 (a) tb) 第4図 1011121.3I415 I6 IICC) 第6図 −290−
FIG. 1 is a diagram showing that an access request signal is connected to a memory device from a functional unit that accesses it. FIG. 2 is a diagram showing a memory access control circuit. FIG. 3 is a diagram showing how the priority order determining circuit generates the number of the unit issuing the access request signal. FIG. 4 is a diagram showing a priority order determination circuit. FIG. 5 is a diagram showing a conventional test circuit. FIG. 6 is a diagram showing the configuration of a circuit according to the present invention. FIG. 7 is a diagram showing an example of the operation of the circuit according to the present invention. In the figure, (1) is a memory device, (2a), (21))
,... (2h] is a functional unit), (3) is an access request signal, (4) is a memory access control circuit, (5) is a signal indicating that there is an access request, and (6) is a signal that indicates that there are two or more access requests. (7) is a signal indicating the number of the unit requesting access, (8) is a priority determination circuit, (9a), ・-, (9g) are AND
Gate. (10a), ---, (10d) are OR gates, (t
ia) m... C11g) is the exclusive disjunction), (12&), ・
.... (12g) is an AND gate, α rise is an OR gate, (
14) , (15 is a priority determination circuit, (?6a)
, -..., (16C) is an exclusive OR gate, αη is a NAND gate, and (+1 word AND gate. In Figure 1, the same or Japanese priest parts are indicated with the same reference numerals. Person Makoto Kuzuno - Figure 1 Figure 2 Figure 3 Figure 3 Figure 4 (a) tb) Figure 4 1011121.3I415 I6 IICC) Figure 6 -290-

Claims (1)

【特許請求の範囲】 2nピツ)(nは1より太なる整数)の論理信号工(0
)、工(1〕、・・・・・・、工(2n−1’g2ビッ
ト以上の論理信号が論理°1“であることを検査する論
理信号検査回路において。 0.1.・・・・・・、2”−1と番号付けられた入力
端子と、この入力端子に接続された2nビツトの論理信
子と、この第1の出力端子が論理 0を出力するとき 
、nMフット上記入力端子に接続された論理信号の中で
、論理“1“の値をと9.かつ、最も小さな番号の入力
端子に接続された論理信号に対し。 入力端子の番号を番号Oを最上位ビットとして2進表示
する。0,1.・・・・・・、n−1と番号付けられた
nビットの第2の出力端子とを有する第1と第2の優先
順位決定回路を有し。 上記第1の優先順位決定回路の入力端子の番号0に入力
論理信号工(0〕2番号1に入力論理信号工(す。 ・・・・−・1番号2−IK入力論理信号工(2−1)
を接続し。 上記第2の優先順位決定回路では、上記第1の優先順位
決定回路における接続とは逆に、入力端子の番号Oに入
力論理信号工(2−1)、番号1に入力論理信号工(2
−2)、・・・・・・2番号2−1に入力論理信号工(
0)を接続し。 上記第1の優先順位決定回路の上記第2の出力端子に接
続された論理信号と、上記第2の優先順位決定回路の第
2の出力端子に接続された論理信号との排他的論理和を
出力端子の番号が一致するようにと9.これによって得
られたnビットの論理信号の論理積をとって出力とする
優先順位一致検査回路を有し。 この優先順位一致検査回路の出力信号が論理 0゜かつ
、上記第1の優先順位決定回路の第1の出力端子または
上記第2の優先順位決定回路の第1の出力端子のいずれ
かに接続された論理信号が論理1であるとき、論理′1
°を出方し、それ以外の場合には論理 0“を出力して
2nビツトの大刀論理信号において2ビツト以上の論理
信号が論理“1“であることを示す論理回路を有するこ
と。 を特徴とする論理信号検査回路。
[Claims] Logic signal engineering (2n bits) (n is an integer greater than 1)
), (1), ..., (2n-1'g) In a logic signal test circuit that checks that a logic signal of 2 bits or more is logic °1". 0.1... ..., when the input terminal numbered 2"-1, the 2n-bit logic signal connected to this input terminal, and this first output terminal output logic 0.
, nM foot among the logic signals connected to the above input terminals, the value of logic "1" is set to 9. and for the logic signal connected to the lowest numbered input terminal. The input terminal number is expressed in binary with number O as the most significant bit. 0,1. ..., having first and second priority determination circuits having an n-bit second output terminal numbered n-1. The input logic signal wire (0) is connected to the input terminal number 0 of the first priority determination circuit. The input logic signal wire (0) is connected to the input terminal number 1. -1)
Connect. In the second priority determination circuit, contrary to the connection in the first priority determination circuit, the input terminal No. O has an input logic signal wire (2-1), and the input terminal number 1 has an input logic signal wire (2-1).
-2),...2 Number 2-1 is the input logic signal engineer (
Connect 0). Exclusive OR of the logic signal connected to the second output terminal of the first priority determination circuit and the logic signal connected to the second output terminal of the second priority determination circuit. 9. Make sure the output terminal numbers match. It has a priority matching check circuit that performs the logical product of the n-bit logic signals obtained by this and outputs the result. The output signal of this priority matching check circuit is logic 0° and is connected to either the first output terminal of the first priority determining circuit or the first output terminal of the second priority determining circuit. When the logic signal is logic 1, logic '1
It has a logic circuit that outputs a logic 0 in other cases to indicate that 2 or more bits of logic signals in a 2n-bit long logic signal are logic 1. Logic signal inspection circuit.
JP57142413A 1982-08-17 1982-08-17 Checking circuit of logical signal Pending JPS5932048A (en)

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