JPS59229840A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS59229840A JPS59229840A JP9545483A JP9545483A JPS59229840A JP S59229840 A JPS59229840 A JP S59229840A JP 9545483 A JP9545483 A JP 9545483A JP 9545483 A JP9545483 A JP 9545483A JP S59229840 A JPS59229840 A JP S59229840A
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- JP
- Japan
- Prior art keywords
- frame
- conductive film
- semiconductor chip
- base frame
- wall
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
- H01L23/49805—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers the leads being also applied on the sidewalls or the bottom of the substrate, e.g. leadless packages for surface mounting
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/02—Containers; Seals
- H01L23/04—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls
- H01L23/053—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls the container being a hollow construction and having an insulating or insulated base as a mounting for the semiconductor body
- H01L23/057—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls the container being a hollow construction and having an insulating or insulated base as a mounting for the semiconductor body the leads being parallel to the base
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
Landscapes
- Physics & Mathematics (AREA)
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- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Lead Frames For Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明ａ半導体装置に関する。
トランジスタ、ダイオード、集積回路等の半導体装置は
、一般に半導体チップ、リードフレーム及びパッケージ
等により主として構成される。すなわち予め加工された
リードフレーム上に半導体チップを装填し−これをパッ
ケージ用の樹脂でモールドされるなどして構成される。
、一般に半導体チップ、リードフレーム及びパッケージ
等により主として構成される。すなわち予め加工された
リードフレーム上に半導体チップを装填し−これをパッ
ケージ用の樹脂でモールドされるなどして構成される。
このような構成の半導体装置では、フレーム或Ｌｈｄパ
ッケージのモールド等における金型の製作費が極めて高
価であり、又フレームの端部を端子として使用するとこ
ろかち−その端子としての加工乃至処理の費用が高くつ
くと因った欠点がある。
ッケージのモールド等における金型の製作費が極めて高
価であり、又フレームの端部を端子として使用するとこ
ろかち−その端子としての加工乃至処理の費用が高くつ
くと因った欠点がある。
この発明ハリードフレーム、モールドによるパッケージ
等を省略することにより、安価な半導体装置を提供する
ことを目的とする。
等を省略することにより、安価な半導体装置を提供する
ことを目的とする。
この発明は七うミック製のパッケージを用ｂ１その内部
に半導体チップを装填するとともに、その内面から外面
にわたって連続する配線用の導電膜を形成し、その内端
を半導体チップとワイヤで接続し、又外端を外部端子と
して用いるようにしたことを特徴とする。
に半導体チップを装填するとともに、その内面から外面
にわたって連続する配線用の導電膜を形成し、その内端
を半導体チップとワイヤで接続し、又外端を外部端子と
して用いるようにしたことを特徴とする。
この発明の実施例を図によって説明する。１は上面が開
口して込る箱形の基枠で、アＶミナ等のセラミックかち
構成されてあり、２は基枠１の上面を閉塞する蓋で−と
れ本基枠ｌと同じ材質で構成されて偽る。この基枠ｌと
蓋２とによりパッケージ８−Ａ！’構成されることに々
る。４ｄ基枠ｌの内底面５に形成されたくぼみ内にダイ
ポンディングされた半導体チップ−６は半導体チップ４
にワイヤポンデイングされたワイヤである。７は基枠１
の内底面５カ・らその内壁面８．土壁面９及び外壁面１
０にまたがって連続して形成されたリード兼鶏 端子用の導電膜である。本半導体装置をいわゆるフェー
スダウンで使用する場合には導電膜７は土壁面９まで形
成されてｐればよ（−外壁面１０には形成する必要−ｈ
よなｌ、−ｉＱ半導体チップ４ガト叫ンジスタチツプで
あるときは、ワイヤ６、導電膜？は３偏設けちれるが−
ダイオーＦ、集積回路等のチップの場合ｌよ−それに応
じた数となることは容易に理解されよう。１１は基枠１
内に充填されたガラス、樹脂等の絶縁性の充填物である
。導電膜７ｄ印刷による厚膜、メッキ、蒸菅等による薄
膜或いはメタライズ等により形成される。
口して込る箱形の基枠で、アＶミナ等のセラミックかち
構成されてあり、２は基枠１の上面を閉塞する蓋で−と
れ本基枠ｌと同じ材質で構成されて偽る。この基枠ｌと
蓋２とによりパッケージ８−Ａ！’構成されることに々
る。４ｄ基枠ｌの内底面５に形成されたくぼみ内にダイ
ポンディングされた半導体チップ−６は半導体チップ４
にワイヤポンデイングされたワイヤである。７は基枠１
の内底面５カ・らその内壁面８．土壁面９及び外壁面１
０にまたがって連続して形成されたリード兼鶏 端子用の導電膜である。本半導体装置をいわゆるフェー
スダウンで使用する場合には導電膜７は土壁面９まで形
成されてｐればよ（−外壁面１０には形成する必要−ｈ
よなｌ、−ｉＱ半導体チップ４ガト叫ンジスタチツプで
あるときは、ワイヤ６、導電膜？は３偏設けちれるが−
ダイオーＦ、集積回路等のチップの場合ｌよ−それに応
じた数となることは容易に理解されよう。１１は基枠１
内に充填されたガラス、樹脂等の絶縁性の充填物である
。導電膜７ｄ印刷による厚膜、メッキ、蒸菅等による薄
膜或いはメタライズ等により形成される。
このよった構成の半導体装置を製作するＶＣは−予め焼
成された基枠１に導電膜７を設けておき−まず内底面５
のくぼみ内に半導体チップ４をダイボンディングし−こ
れと各導電膜７の内端とＫ”）イヤ６をワイヤボンディ
ングする。そして基枠１の内部に充填物１１を充填して
かへ（この充填物１１は省略して本よｔｎ、 ）蓋２で
閉塞する。回路基板に装填するときは一導電膜７の外端
すなわち外壁面１０に形成されである導電膜部分と一回
路基板上の導電体とをハンダ等により接続すればより０ なき前記のよりＶＣ１個ずつの基枠ｌにつｂて半導体装
置を製作するのに代えて一第８図に示すように長尺のセ
ラミック板２１を用意し−これを１個の基枠に相当する
大きさの領域に区画し、各区画毎に上記したように導電
膜、半導体チップ、ワイヤ、充填物、蓋等を設置し−そ
のあと（又はその途中の任意の工程のあと）１区画毎に
点線で示す個所をカットして１個ずつ分離するようにし
てもより０或すは分離することｆ！＜＝一連のまま便用
して本より０このと傘は１ブロツクにつき複数の半導体
装置が設けちれた構成と）る。なおこのよりな構成では
導電ａｍ［は相対する外壁面に設ける必要雀あみととは
当然であろう。また各区画は後に分割される本のである
かへ隣接してｂる導１［は第８図点線部のように互に分
離して形成する必要はｆｚｕが、このよりに互に分離し
て形成されておれば各区画毎に分割する前に各半導体装
置の電ぐ的特性の測定、検査等を行なうことができ都合
がよ−。さちに第２図において、蓋２は基枠８の開口内
に設置しであるづ（、この蓋２は開口の上部に載置する
こともできる。このよりな構成にすると蓋２上にも適宜
配線を施せば一電子部品等を載置することができる。
成された基枠１に導電膜７を設けておき−まず内底面５
のくぼみ内に半導体チップ４をダイボンディングし−こ
れと各導電膜７の内端とＫ”）イヤ６をワイヤボンディ
ングする。そして基枠１の内部に充填物１１を充填して
かへ（この充填物１１は省略して本よｔｎ、 ）蓋２で
閉塞する。回路基板に装填するときは一導電膜７の外端
すなわち外壁面１０に形成されである導電膜部分と一回
路基板上の導電体とをハンダ等により接続すればより０ なき前記のよりＶＣ１個ずつの基枠ｌにつｂて半導体装
置を製作するのに代えて一第８図に示すように長尺のセ
ラミック板２１を用意し−これを１個の基枠に相当する
大きさの領域に区画し、各区画毎に上記したように導電
膜、半導体チップ、ワイヤ、充填物、蓋等を設置し−そ
のあと（又はその途中の任意の工程のあと）１区画毎に
点線で示す個所をカットして１個ずつ分離するようにし
てもより０或すは分離することｆ！＜＝一連のまま便用
して本より０このと傘は１ブロツクにつき複数の半導体
装置が設けちれた構成と）る。なおこのよりな構成では
導電ａｍ［は相対する外壁面に設ける必要雀あみととは
当然であろう。また各区画は後に分割される本のである
かへ隣接してｂる導１［は第８図点線部のように互に分
離して形成する必要はｆｚｕが、このよりに互に分離し
て形成されておれば各区画毎に分割する前に各半導体装
置の電ぐ的特性の測定、検査等を行なうことができ都合
がよ−。さちに第２図において、蓋２は基枠８の開口内
に設置しであるづ（、この蓋２は開口の上部に載置する
こともできる。このよりな構成にすると蓋２上にも適宜
配線を施せば一電子部品等を載置することができる。
以上のようにこの発明によれば、従来のようなリードフ
レームを用−なりので、そのだめの成形工程したがって
成型用金型を全く不用とするし。
レームを用−なりので、そのだめの成形工程したがって
成型用金型を全く不用とするし。
又パッケージとしてセラミック製の基枠を用するように
して込るので、従来のようなパッケージ用の樹脂モーＶ
ドのための金型も不用となり一更にリードｄ基枠の内壁
から外壁にまた一１Ｊ１って連続する導電膜を用因るの
で一前記のようにリードフレームを使用しなくと、も、
導電膜の外端を端子として使用することにより一回路基
板への装填接続が可能となるとｂつだ効果を奏する。
して込るので、従来のようなパッケージ用の樹脂モーＶ
ドのための金型も不用となり一更にリードｄ基枠の内壁
から外壁にまた一１Ｊ１って連続する導電膜を用因るの
で一前記のようにリードフレームを使用しなくと、も、
導電膜の外端を端子として使用することにより一回路基
板への装填接続が可能となるとｂつだ効果を奏する。
４、Ｕ面の部門な船明
第１図はこの発明の実施例を示し一蓋を除すた状態の平
面図、第９図ａ断面図、第８図は製造工程の一例を示す
斜視図である。
面図、第９図ａ断面図、第８図は製造工程の一例を示す
斜視図である。
１・・−・・基枠−８・・・・・・パッケージ、４・・
・・・・半導体チップ、５・・・・・・内底面、？・・
・・・・導電膜、８・・・・・・内壁面。
・・・・半導体チップ、５・・・・・・内底面、？・・
・・・・導電膜、８・・・・・・内壁面。
９・・・・・・上壁面、１０・−・・・・外壁面特許出
願人 ロー五株式会社 代理人中沢謹之助
願人 ロー五株式会社 代理人中沢謹之助
Claims (1)
- セラミックからなり、上面が開口する箱状とされた基枠
の内底面に半導体チップを設置し、前記基枠の内底面か
ら内壁面、上穂面及び外壁面Ｋまたがって連続する導電
膜を設は一前記導電膜の内端を前記半導体チップに接続
し、又外端を外部端子としてなる半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9545483A JPS59229840A (ja) | 1983-05-30 | 1983-05-30 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9545483A JPS59229840A (ja) | 1983-05-30 | 1983-05-30 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59229840A true JPS59229840A (ja) | 1984-12-24 |
Family
ID=14138133
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9545483A Pending JPS59229840A (ja) | 1983-05-30 | 1983-05-30 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59229840A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0928026A1 (en) * | 1997-12-10 | 1999-07-07 | Hitachi, Ltd. | Plastic Moulded Package for a Semiconductor Device |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5521154A (en) * | 1978-08-03 | 1980-02-15 | Ngk Insulators Ltd | Ceramic package |
-
1983
- 1983-05-30 JP JP9545483A patent/JPS59229840A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5521154A (en) * | 1978-08-03 | 1980-02-15 | Ngk Insulators Ltd | Ceramic package |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0928026A1 (en) * | 1997-12-10 | 1999-07-07 | Hitachi, Ltd. | Plastic Moulded Package for a Semiconductor Device |
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