JPS59217331A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS59217331A JPS59217331A JP58090671A JP9067183A JPS59217331A JP S59217331 A JPS59217331 A JP S59217331A JP 58090671 A JP58090671 A JP 58090671A JP 9067183 A JP9067183 A JP 9067183A JP S59217331 A JPS59217331 A JP S59217331A
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
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- H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
- H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
本発明は半導体装置の製造技術、特に半導体装置製造に
おけるパッシベーション技術であって、たとエハホトタ
ーイオードのパッシベーションに利用して有効な技術に
関する。
おけるパッシベーション技術であって、たとエハホトタ
ーイオードのパッシベーションに利用して有効な技術に
関する。
長波長光通信用受光素子としては、ＩｎＰ−ＩｎＧａＡ
ｓＰ系等の化合物半導体で構成されたＰｉｎホトダイオ
ードおよびアバランシェホトダイオードが最適であると
考えられ（電子材料１９８１年６月号８２頁）、種々の
構造が開発されている（電子材料１９７９年１２月号３
６頁にはＩｎＰ基板上にＩｎＧａＡｓＰまたはＩｎＧａ
Ａｓ系の材料な多層形成したメサ形あるいはプレーナ形
のホトダイオードが開示されている。）。
ｓＰ系等の化合物半導体で構成されたＰｉｎホトダイオ
ードおよびアバランシェホトダイオードが最適であると
考えられ（電子材料１９８１年６月号８２頁）、種々の
構造が開発されている（電子材料１９７９年１２月号３
６頁にはＩｎＰ基板上にＩｎＧａＡｓＰまたはＩｎＧａ
Ａｓ系の材料な多層形成したメサ形あるいはプレーナ形
のホトダイオードが開示されている。）。
ところで、本出願人は素子表面安定化のパッシベーショ
ン技術、％にＰｉｎ−ホトダイオードのパッシベーショ
ン技術としてつぎのような構造す開発した。
ン技術、％にＰｉｎ−ホトダイオードのパッシベーショ
ン技術としてつぎのような構造す開発した。
すなわち、Ｐｉｎ−ホトダイオード（受光素子）はｎ型
のＩｎＰ基板上にＩｎＰからなるバッファ層。
のＩｎＰ基板上にＩｎＰからなるバッファ層。
ＩｎＧａＡｓＰからなる活性層、ＩｎＰからなる窓層。
ＩｎＧａＡｓＰからなるキャップ層を順次ｎ型で積層し
た構造において、キャップ層の中央部をたとえば１００
μが程度除去し、露出した窓層にＺｎを拡散してｐ型層
を形成し、さらに、キャップ層をバッジページ目ン膜で
被った構造となっている。まり、パッシベーション膜上
にはアルミニウムカラなる電極が設けられている。この
電極はパッシベーション族に穿たれたコンタクト孔を介
して前記ｐ型領域に導通している。さらに、基板の裏面
にはＡｕ Ｓｎ系の電極が形成されている。なお、前
記パッシベーション膜は下層が気相成長法（ＣＶＤ）で
形成された５ｉｎ２膜（ＣＶＤ−８ｉｎ２膜）、上層が
ＣＶ Ｄ Ｓ ｉＯｚ膜のピンホールを塞ぐ役割を果
すスパッタ５ｉｎ２膜とからなっている。
た構造において、キャップ層の中央部をたとえば１００
μが程度除去し、露出した窓層にＺｎを拡散してｐ型層
を形成し、さらに、キャップ層をバッジページ目ン膜で
被った構造となっている。まり、パッシベーション膜上
にはアルミニウムカラなる電極が設けられている。この
電極はパッシベーション族に穿たれたコンタクト孔を介
して前記ｐ型領域に導通している。さらに、基板の裏面
にはＡｕ Ｓｎ系の電極が形成されている。なお、前
記パッシベーション膜は下層が気相成長法（ＣＶＤ）で
形成された５ｉｎ２膜（ＣＶＤ−８ｉｎ２膜）、上層が
ＣＶ Ｄ Ｓ ｉＯｚ膜のピンホールを塞ぐ役割を果
すスパッタ５ｉｎ２膜とからなっている。
しかし、このようなパッシベーション技術はＣＶＤ
ＳｉＯ２膜の膜厚ムラが生じ易く、このため表面のリー
ク電流が生じ、受光素子の暗電流の発生の原因となると
いう問題点が生じるということが本発明者によってあき
らかとされた。また、ＣＶＤ−８ｉｎ２膜の膜厚ムラの
ためコンタクトホトエツチングにあってもエツチング終
了時点で厚い部分は完全にエツチングされないこともあ
り、エツチング歩留も低くなるというこζ絞本究切者に
よってあきらかとされた。
ＳｉＯ２膜の膜厚ムラが生じ易く、このため表面のリー
ク電流が生じ、受光素子の暗電流の発生の原因となると
いう問題点が生じるということが本発明者によってあき
らかとされた。また、ＣＶＤ−８ｉｎ２膜の膜厚ムラの
ためコンタクトホトエツチングにあってもエツチング終
了時点で厚い部分は完全にエツチングされないこともあ
り、エツチング歩留も低くなるというこζ絞本究切者に
よってあきらかとされた。
一方、本発明者はＣＶＤ−８ｉｎｔ膜の膜厚ムラの発生
防止を検討した結果、つぎの事実を知った。
防止を検討した結果、つぎの事実を知った。
すなわち、ＣＶＤ−８ｉｎ、膜形成にあっては、前述の
ようにＩｎＰ基板上にＩｎＰ、ＩｎＧａＡｓＰ等な多層
に形成しかつＺｎの部分拡散を終了した半導体薄板（ウ
ェハ）をメタノール液中で洗浄して清浄化した後、スピ
ンナー乾燥を行ない、つぎにＣＶＤ−８ｉｎ、膜を形成
するが、洗浄からスピンナー乾燥に移る間にウエノ・表
面が部分的に乾くような場合に膜厚ムラが出易い傾向が
あった。また。
ようにＩｎＰ基板上にＩｎＰ、ＩｎＧａＡｓＰ等な多層
に形成しかつＺｎの部分拡散を終了した半導体薄板（ウ
ェハ）をメタノール液中で洗浄して清浄化した後、スピ
ンナー乾燥を行ない、つぎにＣＶＤ−８ｉｎ、膜を形成
するが、洗浄からスピンナー乾燥に移る間にウエノ・表
面が部分的に乾くような場合に膜厚ムラが出易い傾向が
あった。また。
一方、ＣＶＤ−ＰＳＧ（リンシリケートガラス）膜を付
けその上にＣＶ Ｄ −Ｓ ｉ Ｏを膜な付ける実験な
したところ、ＣＶＤ−ＰＳＧ膜およびその上のＣＶＤ−
８ｉＯｚ膜はともにその厚さは均一となることがわかっ
た。そして、これらの膜はメタノール液による洗浄後の
スピンナー乾燥の違い、すなわち半乾燥ウェハのスピン
之−乾燥および全体が濡れたウェハのスピンナー乾燥の
違いによって厚さが不均一となるようなこともなく、再
現性よく均一な厚さの膜を形成することができることも
わかった。
けその上にＣＶ Ｄ −Ｓ ｉ Ｏを膜な付ける実験な
したところ、ＣＶＤ−ＰＳＧ膜およびその上のＣＶＤ−
８ｉＯｚ膜はともにその厚さは均一となることがわかっ
た。そして、これらの膜はメタノール液による洗浄後の
スピンナー乾燥の違い、すなわち半乾燥ウェハのスピン
之−乾燥および全体が濡れたウェハのスピンナー乾燥の
違いによって厚さが不均一となるようなこともなく、再
現性よく均一な厚さの膜を形成することができることも
わかった。
そこで１本発明者は化合物半導体で形成される受光素子
のパッシベーション膜として、化合物半導体表面に最初
に均一な膜ができるＣＶＤ−Ｐ ＳＧ膜を形成した後に
、このＣＶＤ−ＰＳＧ膜上にＣＶＤ−８ｉ０２膜を形成
し、さらにスパッタＳｉｎ。
のパッシベーション膜として、化合物半導体表面に最初
に均一な膜ができるＣＶＤ−Ｐ ＳＧ膜を形成した後に
、このＣＶＤ−ＰＳＧ膜上にＣＶＤ−８ｉ０２膜を形成
し、さらにスパッタＳｉｎ。
膜な重ねる本発明を成した。
本発明の目的は均一な厚さのパッシベーション膜を有す
る半導体装置の製造方法を提供することにある。
る半導体装置の製造方法を提供することにある。
また、本発明の他の目的は均一な厚さのパッシベーショ
ン膜を形成することによって、受光素子における暗電流
の発生の低減化を図ることにある。
ン膜を形成することによって、受光素子における暗電流
の発生の低減化を図ることにある。
本発明の前記ならびにそのほかの目的と新規な特徴は、
本明細書の記述および添付図面からあきらかになるであ
ろう。
本明細書の記述および添付図面からあきらかになるであ
ろう。
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記のとおりである。
を簡単に説明すれば、下記のとおりである。
すなわち、本発明は化合物半導体の表面に膜厚ムラの生
じ難い均一な厚さを形成するＣＶＤ−ＰＳＧ膜（リンシ
リケートガラス膜）を形成した後。
じ難い均一な厚さを形成するＣＶＤ−ＰＳＧ膜（リンシ
リケートガラス膜）を形成した後。
ＣＶＤ−まｉ０２膜を均一に設け、さらにスパッタ５ｉ
ｎ２膜な積層形成した構造のパッシベーションとするこ
とにより、パッシベーション膜の厚さの均一化な図るこ
とによって、表面状態の安定化から受光素子の暗電流発
生防止が達成でき、かつコンタクトエツチングにおける
パッシベーション膜の完全なるエツチング化が達成でき
る。
ｎ２膜な積層形成した構造のパッシベーションとするこ
とにより、パッシベーション膜の厚さの均一化な図るこ
とによって、表面状態の安定化から受光素子の暗電流発
生防止が達成でき、かつコンタクトエツチングにおける
パッシベーション膜の完全なるエツチング化が達成でき
る。
第１図は本発明の一実施例によるＰ’ｒｎホトダイオー
ド素子（受光素子）を組み込んだ受光装置（半導体装置
）の要部を示す断面図、第２図は同じくＰｉｎホトダイ
オード素子の拡大断面図、第３図は第２図の徂−■線に
沿う断面図、第４図（ａ）〜（ｄ）は受光素子の製造方
法を示す断面図である。
ド素子（受光素子）を組み込んだ受光装置（半導体装置
）の要部を示す断面図、第２図は同じくＰｉｎホトダイ
オード素子の拡大断面図、第３図は第２図の徂−■線に
沿う断面図、第４図（ａ）〜（ｄ）は受光素子の製造方
法を示す断面図である。
半導体装置である受光装置は第１図に示すように、ステ
ム１と、このステム１の主面側に気密状に取り付けられ
たキャップ２とからなっている。
ム１と、このステム１の主面側に気密状に取り付けられ
たキャップ２とからなっている。
ステムＩＫは受光素子支持リード３およびワイヤ引き出
しリード４がガラスのような絶縁体５を介して貫通状態
で固定されている。受光素子支持リード３のステム１の
主面上に突出する内端部分は水平方向に延在する幅広の
受光素子支持部６を有し、この受光素子支持部６上に鑞
材、たとえ＆ハｇペースト７を介して受光素子（半導体
素子）８が固定されている。半導体素子８はＰｉｎ−ホ
トダイオードからなり第３図で示すように、ｎ型のＩｎ
Ｐからなる基板９上にｎ型のＩｎＧａＡｓＰからなるバ
ッファ層１０．ｎ型のＩｎＰからなる活性層１１．ｎ型
のＩｎＧａＡｓＰからなる窓層１２．ｎ型のＩｎＧａＡ
ｓＰかもなるキャンプ層１３な順次積層形成した構造と
なっている。また、キャンプ層１３の中央部分はたとえ
ば１００μ−の大きさに除去されている。
しリード４がガラスのような絶縁体５を介して貫通状態
で固定されている。受光素子支持リード３のステム１の
主面上に突出する内端部分は水平方向に延在する幅広の
受光素子支持部６を有し、この受光素子支持部６上に鑞
材、たとえ＆ハｇペースト７を介して受光素子（半導体
素子）８が固定されている。半導体素子８はＰｉｎ−ホ
トダイオードからなり第３図で示すように、ｎ型のＩｎ
Ｐからなる基板９上にｎ型のＩｎＧａＡｓＰからなるバ
ッファ層１０．ｎ型のＩｎＰからなる活性層１１．ｎ型
のＩｎＧａＡｓＰからなる窓層１２．ｎ型のＩｎＧａＡ
ｓＰかもなるキャンプ層１３な順次積層形成した構造と
なっている。また、キャンプ層１３の中央部分はたとえ
ば１００μ−の大きさに除去されている。
そして、この除去部分に対応する窓層部分にはＺｎが拡
散されてｐｍ領域１４を形成している。また、このｐ属
領域１４およびキャップ層１３はパッシベーション膜１
５によって被われている。パッシベーション膜１５は気
相成長法（ＣＶＤ）によって形成されたＣＶＤＰＳＧ（
ＣＶＤリンシリケー１ トガラス）膜１６．
ＣＶＤ５ｉ０２膜１７．スパッタ法によって形成された
スパッタ５ｉｎ３膜１８な順次数千人の厚さに積層した
構造となっている。
散されてｐｍ領域１４を形成している。また、このｐ属
領域１４およびキャップ層１３はパッシベーション膜１
５によって被われている。パッシベーション膜１５は気
相成長法（ＣＶＤ）によって形成されたＣＶＤＰＳＧ（
ＣＶＤリンシリケー１ トガラス）膜１６．
ＣＶＤ５ｉ０２膜１７．スパッタ法によって形成された
スパッタ５ｉｎ３膜１８な順次数千人の厚さに積層した
構造となっている。
この厚さは受光波長に支障を来たさないような厚さを適
宜選択することによって決定すればよい。
宜選択することによって決定すればよい。
また、前記パッシベーション膜１５の上面にはアルミニ
ウムからなる電極１９が常用のホトエツチング技術によ
って形成されている。この電極１９はパッシベーション
［１５に穿たれたリング状のコンタクト孔に充填された
電極材を介してｐ属領域１４に導通している。また、電
極１９は第２図で示すように幅広のボンディング領域２
０を有している。このボンディング領域２０には第１図
で示すよ５にワイヤ引き出しリード４の内端に一端が接
続されるワイヤ（導ｍ、） ２１の他端が接続される。
ウムからなる電極１９が常用のホトエツチング技術によ
って形成されている。この電極１９はパッシベーション
［１５に穿たれたリング状のコンタクト孔に充填された
電極材を介してｐ属領域１４に導通している。また、電
極１９は第２図で示すように幅広のボンディング領域２
０を有している。このボンディング領域２０には第１図
で示すよ５にワイヤ引き出しリード４の内端に一端が接
続されるワイヤ（導ｍ、） ２１の他端が接続される。
さらに、基板９の裏面にはＡｕ−８ｎ系の電極２２が設
けられ、Ａｇペースト７を介して受光素子支持部６に接
続されている。
けられ、Ａｇペースト７を介して受光素子支持部６に接
続されている。
一方、前記キャップ２は金属で形成され、その周縁の７
ランク部分でステム１に気密的に固着されている。また
、キャップ２の中央には透明なガラス板２３が取り付け
られて受光窓２４が形成されている。したがって、この
受光窓２４を透過して来た光をチップ８で受光し、電気
信号に変換する。
ランク部分でステム１に気密的に固着されている。また
、キャップ２の中央には透明なガラス板２３が取り付け
られて受光窓２４が形成されている。したがって、この
受光窓２４を透過して来た光をチップ８で受光し、電気
信号に変換する。
ここで、前記受光素子８の製造方法について第４図（ａ
）乃至（ｄ）を参照しながら説明する。
）乃至（ｄ）を参照しながら説明する。
同図（ａ）に示すように、ウェハ２５と呼ぶ多層化合物
半導体薄板を用意する。このウェハ２５は３５０μｍの
厚いｎ型のＩｎＰの基板９上にｎ型ＩｎＧａＡｓＰのバ
ッファ層１０（２μｍ厚）＋ ｎ型ＩｎＰの活性層１
１（１〜１．５μｍ厚）＋ ｎ型ＩｎＧａＡｓＰの窓層
１２（１〜１．５／ｌｊｍ厚）、ｎ型ＩｎＧａＡｓＰの
キー？ノブ層１３（０，２μｍ厚）な順次積層した構造
をしていて、受光素子８はこのウェハ２５に縦横に整列
状態に形成される。すなわち、このウェハ２５のキャッ
プ層１３は常用のホトエツチング技術によって定間隔（
縦横）にたとえば１００μ−の大きさで孔２６が開けら
れる。
半導体薄板を用意する。このウェハ２５は３５０μｍの
厚いｎ型のＩｎＰの基板９上にｎ型ＩｎＧａＡｓＰのバ
ッファ層１０（２μｍ厚）＋ ｎ型ＩｎＰの活性層１
１（１〜１．５μｍ厚）＋ ｎ型ＩｎＧａＡｓＰの窓層
１２（１〜１．５／ｌｊｍ厚）、ｎ型ＩｎＧａＡｓＰの
キー？ノブ層１３（０，２μｍ厚）な順次積層した構造
をしていて、受光素子８はこのウェハ２５に縦横に整列
状態に形成される。すなわち、このウェハ２５のキャッ
プ層１３は常用のホトエツチング技術によって定間隔（
縦横）にたとえば１００μ−の大きさで孔２６が開けら
れる。
つぎに、この孔２６部分には孔形成時のエツチングマス
クをマスクとしてＺｎが拡散される。Ｚｎは窓層１２の
途中に迄拡散されｐ属領域１４が形成される。また、前
記エツチングマスクは除去される。その後、このウェハ
２５はメタノール液に浸漬されて洗浄された後、スピン
ナー乾燥され、ついでＣＶ Ｄ＠によってその主面に順
次ＣＶＤＰＳＧ膜１６． ＣＶ Ｄ Ｓ ｉＯｚ膜１７
がたとえばグによってそのＣＶＤ５ｉ０２膜１８上にた
とえば１５００Ａの厚さのスパッタ５ｉｎ３膜１８が形
成され、３層からなるパッシベーション膜１５が形成さ
れる。
クをマスクとしてＺｎが拡散される。Ｚｎは窓層１２の
途中に迄拡散されｐ属領域１４が形成される。また、前
記エツチングマスクは除去される。その後、このウェハ
２５はメタノール液に浸漬されて洗浄された後、スピン
ナー乾燥され、ついでＣＶ Ｄ＠によってその主面に順
次ＣＶＤＰＳＧ膜１６． ＣＶ Ｄ Ｓ ｉＯｚ膜１７
がたとえばグによってそのＣＶＤ５ｉ０２膜１８上にた
とえば１５００Ａの厚さのスパッタ５ｉｎ３膜１８が形
成され、３層からなるパッシベーション膜１５が形成さ
れる。
つぎに、同図（ｃ）に示すように、ｐ属領域１４の引き
出し電極のために常用のホトエツチングによってリング
状のコンタクト孔が設けられるとともに、蒸着によって
ウニ／・２５の主面にはたとえば１μ扉程度の厚さのア
ルミニウム層が形成される。
出し電極のために常用のホトエツチングによってリング
状のコンタクト孔が設けられるとともに、蒸着によって
ウニ／・２５の主面にはたとえば１μ扉程度の厚さのア
ルミニウム層が形成される。
このアルミニウム層は常用のエツチング技術によって第
２図に示すようにボンディング領域２０を有するパター
ンに形成され電極１９となる。さらに、ウェハ２５の裏
面にもＡｕ−８ｎ系の電極２２が形成される。
２図に示すようにボンディング領域２０を有するパター
ンに形成され電極１９となる。さらに、ウェハ２５の裏
面にもＡｕ−８ｎ系の電極２２が形成される。
つぎに％このウェハ２５は格子状に分断されて、同図（
ｄ）で示すような６００μｍ０程度の大きさの受光素子
８が製造される。
ｄ）で示すような６００μｍ０程度の大きさの受光素子
８が製造される。
（１）受光素子のパッシベーション膜は均一厚さでかつ
再現性の良好なＣＶＤＰＳＣｘ膜を最初に化合物半導体
表面に形成し、その後このＣＶＤＰＳＧ膜上にＣＶ Ｄ
Ｓ ｉｏ ２膜およびスパッタＳｉｎ、膜を形成しで
あることから、常に所望厚さでかつ膜厚ムラのないパッ
シベーション膜が形成できる。この結果、膜厚ムラに基
（受光素子表面のリーク電流の発生が抑えられ、受光素
子の暗電流発生が防止でき、素子性能の向上が図れる。
再現性の良好なＣＶＤＰＳＣｘ膜を最初に化合物半導体
表面に形成し、その後このＣＶＤＰＳＧ膜上にＣＶ Ｄ
Ｓ ｉｏ ２膜およびスパッタＳｉｎ、膜を形成しで
あることから、常に所望厚さでかつ膜厚ムラのないパッ
シベーション膜が形成できる。この結果、膜厚ムラに基
（受光素子表面のリーク電流の発生が抑えられ、受光素
子の暗電流発生が防止でき、素子性能の向上が図れる。
（２１受光素子のパッシベーション膜は常に均一な厚さ
に形成できる。このため、受光素子製造時におけるコン
タクトホトエツチングはパッシベーション膜の厚さが均
一であることから、エツチング終点が各エツチング領域
で略一致し、エツチング不足部分が生じない。したがっ
て、エツチング歩留が向上する。
に形成できる。このため、受光素子製造時におけるコン
タクトホトエツチングはパッシベーション膜の厚さが均
一であることから、エツチング終点が各エツチング領域
で略一致し、エツチング不足部分が生じない。したがっ
て、エツチング歩留が向上する。
（３）上記（１）および（２１により、信頼性の高い受
光素子を歩留よく製造することができることから、受光
装置（半導体装置）の生産コストの低減が図れる相乗効
果が得られる。
光素子を歩留よく製造することができることから、受光
装置（半導体装置）の生産コストの低減が図れる相乗効
果が得られる。
以上本発明者によってなされた発明を実施例にもとづき
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。たとえば、ＣＶＤＰＳ
Ｇ膜およびＣＶＤ５ｉＯ。
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。たとえば、ＣＶＤＰＳ
Ｇ膜およびＣＶＤ５ｉＯ。
膜はシリコン表面に形成しても均一な膜厚を得ることが
できる。また、実施例におけるスパッタＳｉｎ、膜はそ
の下層の膜がＣＶＤＰＳＧ膜およびＣＶＤ５ｉＯ，膜と
２層となったことから、ピンホールによる保護の危険が
ない場合には必ずしも必要ではない。
できる。また、実施例におけるスパッタＳｉｎ、膜はそ
の下層の膜がＣＶＤＰＳＧ膜およびＣＶＤ５ｉＯ，膜と
２層となったことから、ピンホールによる保護の危険が
ない場合には必ずしも必要ではない。
以上の説明では主として本発明者によってなされた発明
なその背景となった利用分野であるＰｉｎホトダイオー
ド技術に適用した場合九ついて説明したが、それに限定
されるものではなく、たとえば、アバランシェホトダイ
オード等の受光素子、あるいは他の半導体装置の製造に
も適用できる。
なその背景となった利用分野であるＰｉｎホトダイオー
ド技術に適用した場合九ついて説明したが、それに限定
されるものではなく、たとえば、アバランシェホトダイ
オード等の受光素子、あるいは他の半導体装置の製造に
も適用できる。
少なくとも、ＣＶＤ５ｉＯ，膜な直接半導体表面に被着
させる構造条件のものには適用できる。
させる構造条件のものには適用できる。
第１図は本発明の一実施例Ｘよる受光装置の断面図、
第２図は同じく受光素子の拡大平面図、第３図は第２図
の■−■線に沿う断面図、第４図（ａ）〜（ｄ）は本発
明による受光素子の製造方法を示す断面図である。 １・・・ステム、２山キヤツプ、３・・・受光素子支持
リード、４・・・ワイヤ引き出しリード、５・・・絶縁
体、６・・・受光素子支持部、７・・・Ａｇペースト、
８・・・半導体素子（受光素子）、９・・・基板、１０
・・・バッファ層、１１・・・活性層、１２・・・窓層
、１３・・・キャップ層、１４・・・ｐ属領域、１５・
・・パッシベーション膜、１６・ＣＶＤＰＳＧＭ、１７
−・ＣＶＤ５ｉ０２膜、１８・・・スパッタＳｉｎ、膜
、１９・・・電極、２゜・・・ボンディング領域、２１
・・・ワイヤ、２２・・・電極、２３・・・ガラス板、
２４・・・受光窓、２５・・・ウェハ、２６・・・孔。 第 １ 図 第 ３ 国策 ２
図 第 ４ 図 （す ／ダ どど
の■−■線に沿う断面図、第４図（ａ）〜（ｄ）は本発
明による受光素子の製造方法を示す断面図である。 １・・・ステム、２山キヤツプ、３・・・受光素子支持
リード、４・・・ワイヤ引き出しリード、５・・・絶縁
体、６・・・受光素子支持部、７・・・Ａｇペースト、
８・・・半導体素子（受光素子）、９・・・基板、１０
・・・バッファ層、１１・・・活性層、１２・・・窓層
、１３・・・キャップ層、１４・・・ｐ属領域、１５・
・・パッシベーション膜、１６・ＣＶＤＰＳＧＭ、１７
−・ＣＶＤ５ｉ０２膜、１８・・・スパッタＳｉｎ、膜
、１９・・・電極、２゜・・・ボンディング領域、２１
・・・ワイヤ、２２・・・電極、２３・・・ガラス板、
２４・・・受光窓、２５・・・ウェハ、２６・・・孔。 第 １ 図 第 ３ 国策 ２
図 第 ４ 図 （す ／ダ どど
Claims (1)
- １、半導体素子主面ｋｃＶＤｓｉ０２膜で被う工程を有
する半導体装置の製造方法において、前記半導体素子主
面をＣＶＤＰＳＧ膜で被った後ＣＶＤ５ｉ０２膜を形成
することを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58090671A JPS59217331A (ja) | 1983-05-25 | 1983-05-25 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58090671A JPS59217331A (ja) | 1983-05-25 | 1983-05-25 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59217331A true JPS59217331A (ja) | 1984-12-07 |
Family
ID=14004997
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58090671A Pending JPS59217331A (ja) | 1983-05-25 | 1983-05-25 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59217331A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04215432A (ja) * | 1990-12-14 | 1992-08-06 | Mitsubishi Electric Corp | 微細加工方法 |
| US8045078B2 (en) * | 2007-07-20 | 2011-10-25 | Lg Display Co., Ltd. | Array substrate for liquid crystal display device and method of fabricating the same |
-
1983
- 1983-05-25 JP JP58090671A patent/JPS59217331A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04215432A (ja) * | 1990-12-14 | 1992-08-06 | Mitsubishi Electric Corp | 微細加工方法 |
| US8045078B2 (en) * | 2007-07-20 | 2011-10-25 | Lg Display Co., Ltd. | Array substrate for liquid crystal display device and method of fabricating the same |
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