JPS59217298A - Memory error relieve system - Google Patents
Memory error relieve systemInfo
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- JPS59217298A JPS59217298A JP58090978A JP9097883A JPS59217298A JP S59217298 A JPS59217298 A JP S59217298A JP 58090978 A JP58090978 A JP 58090978A JP 9097883 A JP9097883 A JP 9097883A JP S59217298 A JPS59217298 A JP S59217298A
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。(57) [Summary] This bulletin contains application data before electronic filing, so abstract data is not recorded.
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、1つまたは複数のプロセッサを具備する情報
処理装置において、メモリの1ビツトエラーを救済する
方式に関するものである。 ゛〔従来技術〕
メモリ素子の障害にはハードエラーとソフトエラーがあ
る。ハードエラーは固定障害であり、メモリ素子を取り
換えなければエラーは無(ならない。一方、ソフトエラ
ーはα線等の影響により記憶していた情報が反転してお
こるエラーであり、メモリ素子の記憶機能そのものは正
常である。このため、ソフトエラーが起った場合、正常
なデータを再書込みすればソフトエラーは消える。か〜
る理由により、1ビツトエラーを検出したとき、それが
ソフトエラーのため生じたものであれば、正常なデータ
を再書込みすることにより1ビツトエラーを救済し、2
ビツトエラーが生ずる確率なラー検出に対しては、ソフ
トエラーかハードエラーかの区別なく無条件に再書込み
することか多い。DETAILED DESCRIPTION OF THE INVENTION [Field of Application of the Invention] The present invention relates to a method for relieving a 1-bit error in memory in an information processing apparatus equipped with one or more processors. [Prior Art] Memory element failures include hard errors and soft errors. A hard error is a fixed failure, and the error will not occur unless the memory element is replaced.On the other hand, a soft error is an error in which stored information is reversed due to the influence of alpha rays, etc., and the memory function of the memory element is The data itself is normal. Therefore, if a soft error occurs, the soft error will disappear if normal data is rewritten.
For this reason, when a 1-bit error is detected, if it is caused by a soft error, the 1-bit error can be relieved by rewriting normal data, and the 2-bit error can be recovered.
When detecting an error with a probability that a bit error will occur, rewriting is often performed unconditionally regardless of whether it is a soft error or a hard error.
従来、この種の情報処理装置における1ビツトエラー検
出時の再書込み方法としては、次の2通りの方法が知ら
れている。Conventionally, the following two methods are known as rewriting methods when a 1-bit error is detected in this type of information processing apparatus.
(1)1ビツトエラーを検出したメモリ単独で再書込み
を行う。(1) Rewrite only the memory in which the 1-bit error was detected.
伐) 1ビツトエラーを検出したことをメモリからアク
セス元であるプロセッサに通知し、このプロセッサのメ
モリアクセス機能を利用してP)書込みを行う。即ち、
プロセッサが1ビツトエラーの生じたデータを読出して
、その訂正されたデータ(メモリの1ビツト訂正機能で
訂正)を受は取り、次に同一データを再書込みするので
ある。なお、この読出しから再1:込みの間、他プロセ
ツサからのメモリアクセスを抑止する。P) The memory notifies the processor that is the access source that a 1-bit error has been detected, and performs writing using the memory access function of this processor. That is,
The processor reads data with a one-bit error, receives the corrected data (corrected by the memory's one-bit correction function), and then rewrites the same data. Note that memory access from other processors is inhibited during the period from this readout to the re-1:input.
ここで、(1)の方法はメモリ側に再書込み専用のハー
ドウェアを設ける必要があり、かつ、メモリの制御が複
雑延なる欠点を有し゛〔いる。一方、(2)の方法は、
プロセッサからメモリに対するアクセスに関しては、通
常のアクセスパスな利用できるので特別なハードウェア
は不要であるが、メモリから1ビツトエラーの生じたデ
ータを読出し、その訂正済データを再書込みするまでの
間、他プロセツサからのメモリアクセスを抑止するため
のハードウェアが必要である欠点を有している。Here, the method (1) has the disadvantage that it is necessary to provide rewriting-only hardware on the memory side, and that memory control is complicated. On the other hand, method (2) is
Regarding access to memory from the processor, it can be used as a normal access path, so no special hardware is required. It has the disadvantage that hardware is required to prevent memory access from the processor.
本発明の目的は、特別なハードウェアを追加することな
く、メモリの1ビツトエラーを救済する方式を提供する
ことにある。An object of the present invention is to provide a method for relieving 1-bit errors in memory without adding special hardware.
本発明は、1ビツトエラーを検出した時、プロセッサの
メモリアクセス機能を利用して1ビツトエラー・データ
を訂正することは前記(2)の方法と、同様であるが、
1ビツトエラー・データの読出しと訂正データの再書込
みを1回のメモリアクセスで行えるように、エラーのあ
ったアドレスに対し、 ”プロセッサからアクセス単
位(1回のメモリアクセスで読出し又は書込みを行うバ
イト数)の全てのバイトの部分書込みフラグビットをオ
フとじて部分バイl[’込みを行い、前記(2)の方法
の欠点である1ビツトエラー・データの読出しと訂正デ
ータの再書込みの間、他プロセツサからのメモリアクセ
スを抑止しなければならない問題を解決するものである
。The present invention is similar to method (2) above in that when a 1-bit error is detected, the 1-bit error data is corrected using the memory access function of the processor.
In order to read 1-bit error data and rewrite corrected data in one memory access, the processor assigns an access unit (number of bytes to be read or written in one memory access) to the address where the error occurred. ), the partial byte l[' is written by turning off the partial write flag bits of all bytes of This solves the problem of having to prevent memory access from.
図は本発明の一実施例であって、メモリ装置IKバス1
8を介してプロセッサ16 、17が接続されている。The figure shows one embodiment of the present invention, in which a memory device IK bus 1
Processors 16 and 17 are connected via 8.
2はデータを記憶する記憶部、3は記憶部2に記憶され
ているデータで、該データにはソフトエラーによる1ビ
ツトエラーがあるものとする。2 is a storage unit for storing data, and 3 is data stored in the storage unit 2. It is assumed that the data includes a 1-bit error due to a soft error.
4はメモリアドレスレジスタ、5は1ビツトエラーを検
出した時、そのエラーアドレスを保持するエラーアドレ
スレジスタである。6と7はそれぞれ1バイトの読出し
データレジスタであり、8と9はそれぞれ1バイトの書
込みデータレジスタである。即ち、本実施例ではアクセ
ス単位を2バイトとしている。lOと11はそれぞれ部
分バイト書込みフラグを保持する1ビツトのフラグレジ
スタであり、フラグビットが共にオンの場合は、書込み
データレジスタ8.9のデータをその−1ニー記憶部へ
2に書込むが、フラグビットが共にオフあるいは1つが
オフの場合は部分バイトs込みを行う。すなわち、まず
記憶部2から読出しデータレジスタ6.7にデータな読
出し、フラグビットがオフのバイトについて、対応する
読出しデータレジスタ6や7のデータで書込みデータレ
ジスタ8や9を書き変え、次に書込みデータレジスタ8
.9のデータを記憶部2に書込む。12と13はセレク
タで、セレクタ12はバス18を介して送られてくるプ
ロセッサ16 、17からの書込みデータと読出しデー
タレジスタ6のメモリ読出しデータのいずれか一方をフ
ラグレジスタ10の状態により選択し、セレクタ13は
プロセッサ16 、17からの書込みデータと読出しデ
ータレジスタ7のメモリ読出しデータのいずれか一方を
フラグレジスタ11の状態により選択する。14はハミ
ング生成回路、j5は1ビツトエラー検出とそのエラー
訂正を行5ノ・ミングチェツク回路である。19はプロ
セッサ16からのメモリアクセスで1ビツトエラーを検
出したことを通知する信号線、加はプロセッサー17か
らのメモリアクセスで1ビツトエラーを検出したことを
通知する信号線である。4 is a memory address register, and 5 is an error address register that holds the error address when a 1-bit error is detected. 6 and 7 are each 1-byte read data registers, and 8 and 9 are each 1-byte write data registers. That is, in this embodiment, the access unit is 2 bytes. 10 and 11 are 1-bit flag registers that each hold a partial byte write flag, and if both flag bits are on, the data in the write data register 8.9 is written to the -1 knee memory section in 2. , if both flag bits or one flag bit is off, partial byte s is included. That is, data is first read from the storage unit 2 to the read data registers 6 and 7, and for bytes whose flag bits are off, the write data registers 8 and 9 are rewritten with the data from the corresponding read data registers 6 and 7, and then the write data is written. data register 8
.. 9 data is written to the storage unit 2. 12 and 13 are selectors, and the selector 12 selects either the write data from the processors 16 and 17 sent via the bus 18 or the memory read data of the read data register 6, depending on the state of the flag register 10. The selector 13 selects either the write data from the processors 16 and 17 or the memory read data of the read data register 7 according to the state of the flag register 11. 14 is a Hamming generation circuit, and j5 is a 5-bit checking circuit for detecting and correcting 1-bit errors. A signal line 19 notifies that a 1-bit error is detected in a memory access from the processor 16, and a signal line 19 notifies that a 1-bit error is detected in a memory access from the processor 17.
本実施例の動作は次の通りである。いま、プロセッサ1
6が命令実行過程において、記憶部2内の1ビツトエラ
ーのあるデータ3を読出ずべくメモリ装置1に対して読
出し要求を出し、メモリアドレスレジスタ4に該当アド
レスを設定したとする。The operation of this embodiment is as follows. Now processor 1
6 issues a read request to the memory device 1 in order to read out the data 3 with a 1-bit error in the storage section 2 during the instruction execution process, and sets the corresponding address in the memory address register 4.
これに対してメモリ装置1では、記憶部2からデータ3
を読出してハミングチェック回路15に入力し、1ビツ
トエラーの検出−と該当エラーピットに対する訂正を実
施する。そして、ハミングチェック回路15で1ビツト
エラーが検出されると、その旨を信号線19を介してプ
ロセッサ16に通知し、同時にメモリアドレスレジスタ
4の内容(エラーデータ3のアドレス)をエラーアドレ
スレジスタ5に退避せしめる。又、ハミングチェック回
路15で訂正されたデータを読出しデータレジスタ6.
7にセットし、バス18を介してプロセッサ16に送出
する。プロセッサ16では、訂正されたデータを使用し
て処理を続け、命令の実行を終了する。On the other hand, in the memory device 1, data 3 is stored from the storage unit 2.
is read out and input to the Hamming check circuit 15 to detect a 1-bit error and correct the corresponding error pit. When a 1-bit error is detected in the Hamming check circuit 15, this is notified to the processor 16 via the signal line 19, and at the same time, the contents of the memory address register 4 (address of error data 3) are transferred to the error address register 5. Make them evacuate. Also, the data corrected by the Hamming check circuit 15 is read out and stored in the data register 6.
7 and sends it to processor 16 via bus 18. Processor 16 continues processing using the corrected data and finishes executing the instruction.
上記プロセッサ16は、命令実行過程でメモリ装置1か
ら信号線19を通して1ビツトエラーの通知を受けてい
るので、命令の実行終了後、まず1ビツトエラー・デー
タ3のアドレスをエラーアドレスレジスタ5からバス8
を介して取り込む。次に、記憶部2内の1ビツトエラー
・データ3を訂正データで書き変えるため、プロセッサ
16は、メモリ装置1に対して書込み要求を出し、バス
18を介して、先に取り込んだデータ3のアドレスをメ
モリアドレスレジスタ4にセットすると共に、任意の書
込みデータ(実際に記憶部2に書込まないので、どのよ
うなデータでもよい)を書込みデータレジスタ8,9に
セットし、さらにフラグレジスタ10゜11を共にオフ
とする。The processor 16 receives a notification of a 1-bit error from the memory device 1 through the signal line 19 during the instruction execution process, so after completing the execution of the instruction, it first transfers the address of the 1-bit error data 3 from the error address register 5 to the bus 8.
Import via. Next, in order to rewrite the 1-bit error data 3 in the storage unit 2 with corrected data, the processor 16 issues a write request to the memory device 1, and sends the address of the data 3 previously fetched via the bus 18. is set in the memory address register 4, arbitrary write data (any data is fine since it is not actually written to the storage unit 2) is set in the write data registers 8 and 9, and the flag registers 10 and 11 are set. Both are turned off.
一方、メモリ装置1では、フラグレジスタ10 。On the other hand, in the memory device 1, the flag register 10.
11が共にオフのため部分バイトS込みを実行すべ(、
まずメモリアドレスレジスタ4で示される1 ゛
ビットエラー・データ3を記憶部2から読出してハミン
グチェック回路151C入力し、その訂正データを読出
しデータレジスタ6.7にセットする。Since both 11 and 11 are off, partial byte S must be included (,
First, the 1 bit error data 3 indicated by the memory address register 4 is read out from the storage section 2 and input to the Hamming check circuit 151C, and the corrected data is set in the read data register 6.7.
次に、フラグレジスタ10 、11が共にオフというこ
とで、セレクタ12 、、13は読出しデータレジスタ
6゜7を選択し、上記訂正データで書込みデータレジス
タ8,9の内容を書き変える。次に、該書込みデータレ
ジスタ8.9のデータをハミング生成回路14に入力し
、こへで生成されたハミングビットを付加して記憶部2
内のメモリアドレスレジスタ4で示されるアートレスに
1込む。この結果、1ビツトエラーのあるデータ3は訂
正されたデータで記憶部2に再書込みされるため、1ビ
ツトエラーの無いデータとなる。Next, since flag registers 10 and 11 are both off, selectors 12 and 13 select read data registers 6 and 7, and rewrite the contents of write data registers 8 and 9 with the corrected data. Next, the data in the write data register 8.9 is inputted to the Hamming generation circuit 14, and the Hamming bit generated there is added to the memory unit 2.
1 is written to the address indicated by memory address register 4 in the memory address register 4. As a result, the data 3 with a 1-bit error is rewritten into the storage unit 2 with the corrected data, so that it becomes data without a 1-bit error.
以上説明したように、本発明によれば、部分書込み方式
を用いて、1ビツトエラー・データの読出しと訂正デー
タの再書込みを1回のメモリアクセスで行えるようにし
たため、特別に他プロセツサからのメモリアクセスを抑
止する回路を設けることな((あるメモリアクセス動作
中、メモリは他のメモリアクセスを受付けない構成とな
っている)、メモリ1ビットエラーを救θ″「すること
ができる。As explained above, according to the present invention, by using the partial write method, it is possible to read 1-bit error data and rewrite corrected data in one memory access. Without providing a circuit to inhibit access (the memory is configured to not accept other memory accesses during a certain memory access operation), a 1-bit memory error can be saved.
図は木兄すリの一実施例のブロック図である。
1・゛°メモリ装飲、 2・・・記憶部、 3・・
・1ピツエラ〜・データ、 4・・・メモリアドレス
レジスタ、 5・・・エラーアドレスレジスタ、6,
7・・・読出しデータレジスタ、 8.9・・・書込
みデータレジスタ、10.11・・・フラグレジスタ、
12 、13・・・セレクタ、 14・・・ハミング生
成回路、15°°°ハミングチ工ツク回路、 16 、
17・・・プロセッサ、 18・・・バス、19.2
0・・・1ビツトエラー検出通知用信号線。
代理人 弁理士 鈴 木 誠The figure is a block diagram of one embodiment of Kinen Suri. 1.゛°Memory intake, 2...Storage section, 3...
・1 Pizzera~・Data, 4...Memory address register, 5...Error address register, 6,
7...Read data register, 8.9...Write data register, 10.11...Flag register,
12, 13... Selector, 14... Hamming generation circuit, 15°°° Hamming circuit, 16,
17... Processor, 18... Bus, 19.2
0...1 bit error detection notification signal line. Agent Patent Attorney Makoto Suzuki
Claims (1)
サを具備し、メモリ側に、読出しデータの1ビツトエラ
ーの有無を検出し、1ビツトエラーがあった場合、該当
エラービットを訂正する手段を有する情報処理装置にお
いて、メモリ側は、読出したデータに1ビツトエラーが
あると、該1ビツトエラーの生じたエラーアドレス及び
1ビツトエラーのあったことをアクセス元のプロセッサ
に通知し、該通知を受けたプロセッサはメモリ側に、前
記エラーアドレスを送ると共に書き変えを行わない部分
書込みを指定し、該部分書込み指定を受けたメモリ側で
は、前記エラーアドレスのデータを読出してキの1ビツ
トエラーを訂正し、該訂正データを前記エラーアドレス
に再書込みすることを特徴とするメモリエラー救済方式
。(1) In an information processing device that is equipped with a memory and a processor that accesses this memory, and has means on the memory side to detect whether or not there is a 1-bit error in read data, and to correct the error bit when there is a 1-bit error. If there is a 1-bit error in the read data, the memory side notifies the accessing processor of the error address where the 1-bit error occurred and the existence of the 1-bit error, and the processor that receives the notification sends the memory side the following information: The error address is sent and a partial write without rewriting is specified, and the memory side that receives the partial write specification reads the data at the error address, corrects the 1-bit error in the key, and uses the corrected data as the error address. A memory error relief method characterized by rewriting to an address.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP58090978A JPS59217298A (en) | 1983-05-24 | 1983-05-24 | Memory error relieve system |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP58090978A JPS59217298A (en) | 1983-05-24 | 1983-05-24 | Memory error relieve system |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS59217298A true JPS59217298A (en) | 1984-12-07 |
Family
ID=14013602
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP58090978A Pending JPS59217298A (en) | 1983-05-24 | 1983-05-24 | Memory error relieve system |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS59217298A (en) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP1703398A2 (en) | 2005-03-17 | 2006-09-20 | Fujitsu Limited | Techniques for soft error correction |
-
1983
- 1983-05-24 JP JP58090978A patent/JPS59217298A/en active Pending
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP1703398A2 (en) | 2005-03-17 | 2006-09-20 | Fujitsu Limited | Techniques for soft error correction |
US7631244B2 (en) | 2005-03-17 | 2009-12-08 | Fujitsu Limited | Soft error correction method, memory control apparatus and memory system |
US8365031B2 (en) | 2005-03-17 | 2013-01-29 | Fujitsu Limited | Soft error correction method, memory control apparatus and memory system |
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