JPS59214330A - phase synchronized circuit - Google Patents
phase synchronized circuitInfo
- Publication number
- JPS59214330A JPS59214330A JP58087423A JP8742383A JPS59214330A JP S59214330 A JPS59214330 A JP S59214330A JP 58087423 A JP58087423 A JP 58087423A JP 8742383 A JP8742383 A JP 8742383A JP S59214330 A JPS59214330 A JP S59214330A
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- Japan
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- circuit
- data
- voltage
- output
- phase
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- Pending
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/10—Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Signal Processing For Digital Recording And Reproducing (AREA)
Abstract
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は位相同期回路に関し、更に詳しくは、例えば磁
気テープ装置の読取り信号からのデータ弁別に於いて、
引込時間を最短に、かつ引込範囲を最大にして読取り信
号からデータを抽出できるようにしたデータ弁別に好都
合な位相同期回路に関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Application of the Invention] The present invention relates to a phase synchronization circuit, and more specifically, for example, in data discrimination from a read signal of a magnetic tape device.
The present invention relates to a phase synchronization circuit that is convenient for data discrimination and that can extract data from a read signal by minimizing the pull-in time and maximizing the pull-in range.
従来の位相同期回路では、位相比較回路にデータが入力
されるまではデータの代りをこ処理する周波数に等しい
同期用データを入力しておき、データブロックが検出さ
れたらデータを入力する方法を取っている。従って、デ
ータと同期用データとの周波数差が大きくなると、デー
タに電圧制御発掘器が追従できなくなる欠点があった。In conventional phase-locked circuits, synchronization data equal to the frequency to be processed is input in place of the data until the data is input to the phase comparator circuit, and the data is input when a data block is detected. ing. Therefore, if the frequency difference between the data and the synchronization data becomes large, there is a drawback that the voltage control excavator cannot follow the data.
本発明の目的は、データの周波数が処理すべき周波数か
ら太きくずれていても、容易に電圧制御発掘器の位相を
データの位相に追従させることができ、かつ追従するた
めの時間を短縮できる位相同期(ロ)路を提供すること
にある。An object of the present invention is to easily make the phase of a voltage control excavator follow the data phase even if the data frequency deviates significantly from the frequency to be processed, and to shorten the time required for tracking. The purpose of this invention is to provide a phase-locked (b) path.
上記目的を達成するために、本発明の位相同期回路では
、データ周波数が予期した周波数から大幅にずれた場合
でも電圧制御発振器の引込を容易にするため、データ周
期測定回路により入力データの周期を測定し、この結果
によりデータブロックが検出された時点で電圧制御発掘
器の制御電圧を設定し、しかる後にデータを位相比較回
路に入力するようにしたことを特徴とし、これにより、
電圧制御発振器の出力を容易に入力データに引込み、追
従できるようにしたものである。In order to achieve the above object, the phase locked circuit of the present invention uses a data period measuring circuit to adjust the period of input data in order to easily pull in the voltage controlled oscillator even when the data frequency deviates significantly from the expected frequency. The control voltage of the voltage control excavator is set at the time when a data block is detected based on the result, and the data is then input to the phase comparator circuit.
This allows the output of the voltage controlled oscillator to be easily drawn into and tracked by input data.
以下、本発明の詳細を実施例により説明する。The details of the present invention will be explained below using examples.
(り実施例の構成
第1図は本発明による位相同期回路の一実施例を示す構
成図であり、DATAはデータ周期測定回路1、データ
ブロック検出回路3、位相比較回路6に入力される。デ
ータ周期測定回路1の出力は初期値電圧設定回路2に入
力され、ブロック検出回路3の出力はデータ周期測定回
路1と遅延回路4に入力される。遅延回路4の出力は初
期値電圧設定回路2と位相比較回路6に、初期値電圧設
定回路2の出力はループフィルタ7に、ループフィルタ
7の出力は電圧制御発振器5に、電圧制御発振器5の出
力は位相比較回路6に、位相比較回路6の出力はループ
フィルタ7に入力される。(Configuration of an Embodiment FIG. 1 is a configuration diagram showing an embodiment of a phase synchronization circuit according to the present invention. DATA is input to a data period measurement circuit 1, a data block detection circuit 3, and a phase comparison circuit 6. The output of the data period measurement circuit 1 is input to the initial value voltage setting circuit 2, and the output of the block detection circuit 3 is input to the data period measurement circuit 1 and the delay circuit 4.The output of the delay circuit 4 is input to the initial value voltage setting circuit. 2 and the phase comparison circuit 6, the output of the initial value voltage setting circuit 2 is sent to the loop filter 7, the output of the loop filter 7 is sent to the voltage controlled oscillator 5, the output of the voltage controlled oscillator 5 is sent to the phase comparison circuit 6, the phase comparison circuit The output of 6 is input to a loop filter 7.
(2)実施例の動作
データ周期測定回路工は、基準発振器、カウンタ、フリ
ップフロップおよび既知の廂理回路がら構成されており
、データブロックの初めと終りの部分に付加されている
同期引込用のデータの間隔を基準発振器とカウンタによ
り測定する。一方、ブロック検出回路3からの入力をデ
ータに同期させるためにフリップフロップが1更用され
、この出力を用いてカウンタへの入力を阻止し、データ
周期の創建結果を凍結する。データ周期測定回路1の出
力は初期値電圧設定回路2に入力され、電圧制御発振器
の制御電圧対周波数の特性から定まる適切な電圧に変換
される。この出力は遅延回路4の出力によりON10
F Fが制御される。初期値′電圧設定回路2の出力が
ONになると、この出力電圧(こループフィルタ7の電
圧か設定される。ブロック検出回路3は入力データの連
続性を検査する回路であり、成る一定数以上の連続した
入力データがあると出力が確定する。遅延(ロ)路4は
ループフィルタ7の電圧設定に必要な時間幅を決定する
ために用いられる。ループフィルタ7の電圧設定が終了
すると、位相比較回路6か動作可能となる。電圧制御発
振器5はループフィルタの電圧に対応した発根周波数を
出力する。位相比較回路6はデータと電圧制御発振器5
0出方を比較し、ループフィルタ7そ経由して電圧制御
発振器5の制御を行う。データブロック検出回路3の出
力が断になると、遅延回路4の出力も断になり、今回処
理したブロックの先頭部分の周Il数に対応した制御電
圧がループフィルタ7に設定、保持される。(2) The operational data period measuring circuit of the embodiment is composed of a reference oscillator, a counter, a flip-flop, and a known mechanical circuit, and includes a synchronization pull-in circuit that is added to the beginning and end of the data block. The data interval is measured by a reference oscillator and a counter. On the other hand, one flip-flop is used to synchronize the input from the block detection circuit 3 with the data, and this output is used to block input to the counter and freeze the creation result of the data period. The output of the data period measuring circuit 1 is input to the initial value voltage setting circuit 2, and is converted into an appropriate voltage determined from the control voltage versus frequency characteristic of the voltage controlled oscillator. This output is turned ON10 by the output of delay circuit 4.
FF is controlled. Initial value 'When the output of the voltage setting circuit 2 is turned on, this output voltage (the voltage of the loop filter 7) is set. The block detection circuit 3 is a circuit that checks the continuity of input data, and is The output is determined when there is continuous input data of The comparator circuit 6 becomes operational. The voltage controlled oscillator 5 outputs a rooting frequency corresponding to the voltage of the loop filter. The phase comparator circuit 6 connects the data and the voltage controlled oscillator 5.
The voltage controlled oscillator 5 is controlled via the loop filter 7 by comparing the 0 output. When the output of the data block detection circuit 3 is turned off, the output of the delay circuit 4 is also turned off, and a control voltage corresponding to the number of cycles Il of the head portion of the currently processed block is set and held in the loop filter 7.
第2図は以上の谷侠素の出方信号の関係を示したもので
ある。FIG. 2 shows the relationship between the output signals of the above-mentioned valley elements.
以上の構成から明らかな如く、本発明によれば、入力デ
ータの周波数に対応した制御電圧をループフィルタに強
制的に設定してしまうため、入力周波数が処理しようと
している周波数から掛は離れていても、容易に電圧制御
発振器の出力を入力データの周波数Iこ追従させること
ができる。萩だ、ループフィルタには前回処理したブロ
ックの情報が残されているので、制御電圧の設定時間も
短縮できる。As is clear from the above configuration, according to the present invention, a control voltage corresponding to the frequency of input data is forcibly set in the loop filter, so that the input frequency is far away from the frequency to be processed. Also, the output of the voltage controlled oscillator can be easily made to follow the frequency I of the input data. Hagi, since the loop filter retains the information of the previously processed block, the time required to set the control voltage can also be shortened.
第1図は本発明による位相同期回路の一実施例を示すブ
ロック図、第2図は上記実施例の回路における出力関係
を示す信号タイムチャートである。
1・・データ周期測定回路
2・・・初期値電圧設定回路
3・・・ブロック検出回路
4・・・遅延回路
5・・・電圧制御発振器
6・・・位相比較回路
7・・・ループフィルタ
代理人弁理士 高 債 明 夫FIG. 1 is a block diagram showing an embodiment of a phase locked circuit according to the present invention, and FIG. 2 is a signal time chart showing the output relationship in the circuit of the above embodiment. 1...Data cycle measurement circuit 2...Initial value voltage setting circuit 3...Block detection circuit 4...Delay circuit 5...Voltage controlled oscillator 6...Phase comparison circuit 7...Loop filter substitute Akio Takabono, Patent Attorney
Claims (1)
に於けるデータの間隔をチェックする回路と、上記チェ
ック回路の出力により電圧制御発掘器の制(l[4I寛
圧の初期値を決定する初期電圧設定回路を付力口したこ
とを特徴とする位相同期回路。A circuit that checks the data interval at the beginning of the data block input to the phase comparator circuit, and an initial control circuit that determines the initial value of the voltage control excavator (l [4I) by the output of the check circuit. A phase synchronized circuit characterized by having a voltage setting circuit as an energizing port.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP58087423A JPS59214330A (en) | 1983-05-20 | 1983-05-20 | phase synchronized circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP58087423A JPS59214330A (en) | 1983-05-20 | 1983-05-20 | phase synchronized circuit |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS59214330A true JPS59214330A (en) | 1984-12-04 |
Family
ID=13914458
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP58087423A Pending JPS59214330A (en) | 1983-05-20 | 1983-05-20 | phase synchronized circuit |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS59214330A (en) |
-
1983
- 1983-05-20 JP JP58087423A patent/JPS59214330A/en active Pending
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