[go: up one dir, main page]

JPS59202654A - 集積回路パツケ−ジ - Google Patents

集積回路パツケ−ジ

Info

Publication number
JPS59202654A
JPS59202654A JP58076294A JP7629483A JPS59202654A JP S59202654 A JPS59202654 A JP S59202654A JP 58076294 A JP58076294 A JP 58076294A JP 7629483 A JP7629483 A JP 7629483A JP S59202654 A JPS59202654 A JP S59202654A
Authority
JP
Japan
Prior art keywords
integrated circuit
semiconductor integrated
chip
cooling
circuit chip
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP58076294A
Other languages
English (en)
Inventor
Toru Kishimoto
亨 岸本
Shinichi Sasaki
伸一 佐々木
Norio Matsui
則夫 松井
Kunio Moriya
森屋　邦夫
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Nippon Telegraph and Telephone Corp
Original Assignee
Nippon Telegraph and Telephone Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Nippon Telegraph and Telephone Corp filed Critical Nippon Telegraph and Telephone Corp
Priority to JP58076294A priority Critical patent/JPS59202654A/ja
Publication of JPS59202654A publication Critical patent/JPS59202654A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5383—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/46—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements involving the transfer of heat by flowing fluids
    • H01L23/473—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements involving the transfer of heat by flowing fluids by flowing liquids
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1515—Shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1532—Connection portion the connection portion being formed on the die mounting surface of the substrate
    • H01L2924/15321—Connection portion the connection portion being formed on the die mounting surface of the substrate being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/161—Cap
    • H01L2924/1615—Shape
    • H01L2924/16195—Flat cap [not enclosing an internal cavity]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/161—Cap
    • H01L2924/162—Disposition
    • H01L2924/1627—Disposition stacked type assemblies, e.g. stacked multi-cavities

Landscapes

  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は、半導体集積回路チップの高密度実装パッケー
ジに関するものである。
従来の高密度実装バ、ケージの例としては、米国特許第
３，９９３，１２３号ｒＧａｓ　Ｅｎｃａｐｓｕｌａｔ
ｅｄ　ＣｏｏｌｉｎｇＭｏｄｕｌｅＪちるいは特開昭５
６−６４６８号［マルチチ７プパ、ケージｊ等に開示さ
れているような半導体集積回路チップの裏ｍｌにピスト
ン等の伝熱機構部品を接触させて熱を奪い、更に伝熱機
構部品を介して冷媒管路へ熱を伝える構成が採られてい
た。
この様な構成では、半導体集積回路チップを配線基板に
ボンディングする際に生ずる半導体集積回路チップの傾
きや高さのばらつきを吸収し、更に半導体集積回路チッ
プの取り替えの容易さを確保するだめに、半導体集積回
路チップで発生する熱を、ヒート７ンクである冷媒管路
に伝えるだめのピストン等の伝熱機構部品を半導体集積
回路チップ１の裏面にスプリング等を用いて接触させて
いる。
この接触部の熱抵抗は大きく、放熱経路のあい路となる
。このため高い熱伝導率を有するヘリウムガスを対重し
て、接触熱抵抗を低減する手法が用いられている。しか
し、このヘリウムガスは漏洩し易いため、ケースの封止
には高い気密性が要求され、パッケージが高価となる欠
点がある。捷だ、半導体集積回路チップの検査時には、
配線基板上に設けられた検査修正用端子にグローブを当
てて検査されるため、対重用のケース、ピストン及び配
線基板をお互いに分離する必要があり、しかも検査時に
は装置実稼動時とは別の冷却法により半導体集積回路チ
ップを冷却する必要があり、検査等が複雑となる欠点を
有している。
本発明は、少なくとも１つの半導体集積回路チ配線層以
外に冷却用管路を有することにより、半導体集積回路チ
ップの取り替えや試験を容易にして高い放熱能力を有す
る集積回路バ、ケージを提供するものである。
以下図面により本発明の詳細な説明する。
第１図は本発明に係る第１の実施例を示す断面図である
。ここで１は回路面を積層配線基板側に向けいわゆる７
エイスダウンで搭載した半導体集積回路チップ、２は配
線基板との接続用半田バンプ、３は試験および修正用端
子、４は配線基板、４ａは配線層、９は冷却層、９ａは
冷媒管路、９ｂはグイアホール、１０は他の実装階層と
の接続用ピンである。
本構造は、配線基板４の配線層の下部、即ち接続用ピン
１０のビ、チに配線を展開し、配線ピッチが広い配線層
４ａ下部に、配線層４ａと接続用ピン１゜を接続するヴ
イアホール９ｂを有しかつヴイアホール９ｂの間に冷媒
管路９ａを有する冷却層９を設けたものである。冷却層
９は、接続用ピン１ｏ間の領域に冷媒管路９ａを複数設
けて構成される。本実施例に於ける配線基板４の材料例
としてはセラミックが使用できる。本実施例の配線基板
４を製作する方法とじては、配線を有するグリーンシー
トと、冷媒管路９ａを設けるための間隙部を有し、かつ
接続用ピン１０と下部配線層４ａとを接続するヴイアホ
ール部を有するグリーンシートとを積層し、これらグリ
ーンノートを焼成する方法がある。
次に本実施例の熱経路について説明する。半導体集積回
路チップ１かも発生する熱は、接続用半田バンプ２を介
して配線基板４へ熱伝導で伝えられる。次に、配線基板
４内部の熱伝導を経て冷却層９内部に設けた冷媒管路９
ａの壁から冷奴へ伝えられる。尚、接続用半田バング２
の径は、１００μｍ程度であることから１個当りの熱抵
抗は約３００℃／Ｗと太きい。しかし、半導体集積回路
チップ１の論理規模が犬なる場合や、隣接半導体集積回
路チ。
プ、１間を多数の結線で接続する必要のある場合などに
は接続端子を多数設けることになり、半導体集積回路チ
ップ１の１個当りの接続用半田バンプ２の数はきわめて
多くなる。例えば、半導体集積回路チップ１の接続端子
数を３００とすると、熱抵抗としては、半導体集積回路
チップ１と配線基板４との間は、半田バンプ２によって
並列結合されたことになり、半導体集積回路チップ１と
配線基板４間の熱抵抗は１℃／Ｗ程度となり、放熱経路
のあい路とはならない。
１だ冷媒管路９ａからの熱伝達については、一般に管路
径を微細化することによって急激に熱伝達率が増加する
ことが知られており、熱抵抗の小さな理想的なヒート７
ンクと考えることができる。
従って以上にのべた理由により、本実施例では高い放熱
能力を得ることが可能である。
また、従来構造のように半導体集積回路チップ１の裏面
から熱を奪う構造では、半導体集積回路チップ１の傾き
や高官のばらつきを吸収する構造が必要であったが、本
実施例では接続用半田・（ンプ２を介して熱を奪う構成
であることから、半導体集積回路チップ１の傾きや高さ
のばらつきを吸収するだめの方策を必要としないだめ、
構造が簡単となる。更に本実施例では高い放熱能力を有
する以外に以下に説明する諸点においてきわめて有用な
利点を有する。
試験は、試験および修正端子３にプローブを当てて行わ
れる。本実施例では、配線基板４内に冷却層９が設けで
あるため、従来構造のように、試験時にヒートシンクの
取りはずしゃ他の冷却法を必要とせず、装置稼動時と同
じ状態で試験ができる利点がある。
また従来構造では、チップ交換を行う場合、半導体集積
回路チップ１の裏面側ケースを取りはずし、内部の気密
を破りチップ交換して後、再びケースを取り付け、内部
にヘリウム気体を封入する必要があったため保守性の面
で問題があったが、本実施例の場合に於ては、半導体集
積回路チップ１を保護するだけのケースがあればよく、
内部にを ヘリウム気体のように漏洩し易いガス刺入する必要もな
いため、チップ交換は容易で保守性に優れる利点を有す
る。
第２図は、第１の実施例のパッケージ構成例を示したも
のである。第１図の紙面と垂直の方向の断面で示したも
のである。ここで１１はマニホールド、１２はチップ保
護用ケースを表わしている。冷却用の冷媒は配線基板４
両端に位置するマニホールド１１を介して冷却用冷媒管
路９ａを質流する。従って、第２図に示す集積回路・（
ツケージを多数搭載する電子装置に於ても、マニホール
ド１１間を接続して冷媒を貫流させることによって冷却
可能でちり、高密度な電子装置を実現できる。
第３図は本発明に係る第２の実施例を示した断面図であ
る。ここで、１３は半導体集積回路チップ１の端子と配
線基板上の端子３ａとの接続用ワイヤである。本実施例
は、半導体集積回路チップ１を配線基板４へ回路面を配
線基板４と同じ向きに上向きに搭載し、ダイボンディン
グしたものであり、半導体集積回路チップ１の真下ある
いは近傍の配線基板４の上層部に冷却用の冷媒管路９ａ
を有す冷却層９を設けたものである。ダイボンディング
は、半田バンプが極めて多数個並列に結合されたことに
なり、極めて熱抵抗が小さくなる。本実施例においては
半導体集積回路チップ１が配線基板４にダイボンティン
グしであるため、配線基板４の表面に大形の熱伝導端子
を設けたことと等価であり、半導体集積回路チップ１と
、配線基板４間の熱抵抗を著しく低減できる。更に冷媒
管路９ａを有する冷却層９が配線基板４の上層部に設け
られているため、配線基板４内部の熱伝導による熱抵抗
も低減でき、高い冷却能力を有することはいうまでもな
い。
第４図は、本発明に係る第３の実施例を示す断面図であ
る。ここで、１４はチップキャリア、１５はキャップを
表わしている。本実施例は、半導体集積回路チップ１を
ケースであるチップキャリア１４に搭載し、配線基板４
に半導体集積回路チップ１の表面が対向するように接続
したものである。半導体集積回路チップ１から発生する
熱は、チップキャリア１４と接続用の半田バンプ２を介
して配線基板４へ伝えられ、配線基板４上層部に設けた
冷却用の冷媒管路９ａを有する冷却層９へ伝えられる。
第５図は、本発明に係る第４の実施例を示した断面図で
ある。ここで、１６はチップキャリア１４を配線基板４
へ固着するだめの半田である。本実施例は、半導体集積
回路チップ１をケースであるチップキャリア１４に搭載
し、更に配線基板４にチップキャリア１４の裏面を接続
したものである。また、本構造は、チップキャリア１４
と配線基板４とが半田１６を介して固着されており、大
形の熱伝導用端子で接続された構成であるため、チップ
キャリア１４と配線基板４間の熱抵抗を低減でき、第４
図に示す第３の実施例に比べ更に高い冷却能力を有する
ことはいうまでもない。
第６図は本発明に係る第５の実施例を示す断面図であり
、（ａ）は正面断面図、（ｂ）は側面断面図である。本
実施例は、半導体集積回路チップｌを端子展開等の配線
を有する一種の配線基板４でありかつケースであるチッ
プキャリア１４に搭載し、半導体集積回路チップ１の真
下のチップキャリア１４の内部に冷却用の冷媒管路９ａ
を有する冷却層を設けたものである。本実施例において
、高い冷却能力を有することはいうまでもないが、第６
図に示すチップキャリア１４を多数搭載する電子装置に
於てを も、マニホールド１１間を接続して冷媒貫流させる／（ ことによって冷却可能７であり、高密度な電子装置を実
現できる。
図であり、（ａ）は正面図、（′ｂ）は仰］面断面図で
ある。
ハ 本実施例は、半導体集積回路チップｌおよび１ａを一種
の配線基板４であり、がっケースであるチ。
ブキャリア１４に２個搭載できるようにしたものであり
、半導体集積回路チアグー及び１ａのそれぞれの真下と
なる位置に冷却用の冷媒管路９ａを有する冷却層９を設
けたものである。本実施例では、１つの冷却用冷媒管路
９ａによって複数個の半導体集積回路チップ１および１
ａを冷却することができる。
更に第８図は、第７図を拡張した構成例の正面断面図を
示したものであり、チップキャリア１４の上部にチップ
キャリア１４ａおよび１４ｂを重ね、それぞれの端子間
を接続用半田バンプ２にて接続した構成である。この例
では、メモリーチ、グである半導体集積回路チップｌａ
　、　ｌｂおよび１ｃを増設する等の構成において特に
有用である。
第９図は、本発明に係る第７の実施例を示した断面図で
ある。ここで、１７は大形のチップキャリアである。本
実施例は多数の半導体集積回路チップ１を、冷却用冷媒
管９ａを有する冷却層９を設けた大形チップキャリア１
７に搭載したものである。
本実施例は大形チップキャリア１７を用いることによっ
てマニホールド１１の数を減らし、高密度化を図ったも
のである。尚、上記の説明では、ケースとしてチップキ
ャリアを例にとり説明してきたが、ケースとしては金属
ケース等いかなるものでもよく、半導体集積回路チップ
１を収納できるものであればよいことはいう丑でもない
。
また半導体集積回路チップ１と配線基板４との間が接続
用半田バンプを介して接続される場合に於て、電気的接
続端子数が少ない場合には、冷却用の熱伝導端子を設け
、冷却用の半田バンプを設けることによって接続点数を
増して冷却能力を高めることができることはいうまでも
ない。
第１０図と第１１図は、構造体中の冷却用管路の一作製
法を示す。第１０図は本発明に係る冷却用管路の作製方
法の一方法を示す実施例の断面図を示す。
この方法では、半導体集積回路チップ搭載用構造体（４
）の半導体集積回路チップ１を搭載しない面に空洞４ｂ
を設け、上記空洞４ｂ内に良熱伝導性材料より成る放熱
フィン９ｃを固着し、かつ空′＄Ｊ４ｂを封止するだめ
のグレートを固着することにより、冷却用管路８を作製
する方法であり、第１１図はその組立て法を示す図であ
る。第１０図および第１１図において、１は半導体集積
回路チップ、２は接続用半田バンプ、３は試験および修
正用端子、４は構造体の一例である配線基板、４ｂは配
線基板に設けられた空洞、８は放熱フィンにより形成さ
れた冷却用管路、９ｃは放熱フィン、１ｏａは空洞を封
止するだめのグレート、１８はチャ、プ保護用のカバ、
１２ａ　、　１２１）は他の実装階層との接続用ピンで
ある。
捷だ、第１１図において８はプレート１ｏａに設けられ
たバイパス用の広い管路である。このように、空洞４ｂ
が複数設けられているのは、配線基板４のうねりやそり
を吸収して放熱フィン９ｃを固着できるようにするため
である。
第１２図は、本発明に係る第８実施例の断面図であって
、両面の端子が導通可能な構造体を用いた多層構成の一
例を示し、半導体集積回路チップ１を冷却用管路８を有
する構造体（９）に接続し、上記構造体を他の冷却用管
路を有しない構造体（４）に半田バンプ２で接続した構
成である。半導体集積回路チップ１は、中間の構造体（
９）により４却される。
ここで、中間構造体（９）は、電気的配線端子相互の距
離を拡大するための展開機能を有するように作られ、こ
のため、電気的配線は、中間構造体（９）の内部で、折
れ曲った経路となる。このため細い管径の冷却用管路８
を多数本分散して配置することができる。
第１３図は本発明に係る第９の実施例を示し、中間の構
造体（９）には、端子の展開作用はなく、同一の間隔で
次段の構造体（４）に直線状経路で信号を伝達する作用
のみが存在する。この場合は、大口径の冷却用管路８に
まとめて、配置する方法が適している。
第１４図は本発明に係る第１０の実施例を示し、半導体
集積回路チップ１を冷却用管路を有しない中間構造体で
ある配線基板４に接続し、この中間構造体（４）の裏面
に冷却用管路８を有する４に６造体（９）を接続し、こ
の冷却用管路８によって半導体集積回路チップ１を冷却
せんとするものである。
第１５図は本発明に係る第１１の実施例を示し、半導体
集積回路チップ１をチップキャリア１４に接続用ワイヤ
１３によりグイボンディングし、このチップキャリア１
４を、冷却用管路８を有する構造体（９）に半田１６に
よりダイボンディングし、更に裏面の他の構造体（４）
に接続した構造である。この構成では、中間構造体（９
）の冷却用管路８により、ケースであるチップキャリア
１４を介してチップ１が冷却されるとともに１チ、プ１
の電気信号は最下段の配線基板４にまで、半田バング２
を介して伝達できる。
第１６図は、本発明に係る第１２の実施例を示し、更に
多層化した構成であり、上から、冷却用管路を有しない
チップケース１４ｂ、冷却用管路８を有する構造体９．
チップケース１４ｂ、チツプケース１４ｂ、冷却用管路
８を有する構造体９．外部への接続ピン１０を有するチ
ップケース１４の順に接続されている。この例では、２
つの層の冷却用管路８で４つのチップケース１４ｂ　、
　１４ａ　、　１４を冷却するとともに１電気信号は最
下段のチップケース１４より取り出すことが可能である
。
第１７図は、本発明に係る第１３の実施例を示しチップ
ケース１２を冷却用管路を有する構造体の両面に、複数
個並列に配列した構成例であり、１つの冷却用管路８で
すべてのケース１４を介して、すべての半導体集積回路
１．Ｉａ、ｌｂ、ｌｃを冷却できる。
以上説明したように、本発明による集積回路パフケージ
は冷媒管路を有する冷却層をケースまたはチップキャリ
アに代表される配線基板内に設けているため試験は装置
稼動状態にて行うことができ、従来構造のように試験時
特有の冷却法を必要としない利点を有する。また熱放散
経路の中に熱抵抗の高い接触部が無く、半導体集積回路
チップからの放熱が、配線基板との電気的接続部あるい
は冷却用の熱伝導接続部を介して行われるため、高い冷
却能力を有する利点かある。また複雑なビストノ等に代
表される伝熱用機構部品を用いて、半導体集積回路チッ
プの傾きや、高さのばらつきを吸収する必要がなく、更
に気密封止も必要としないため、集積回路パッケージの
組み立て、およびチップ交換等の保守、更には試験が容
易にできるという利点を有する。
【図面の簡単な説明】
第１図は本発明による第１の実施例の一部断面図、第２
図は第１実施例のパッケージ構成図、第３図は本発明に
よる第２の実施例の一部断面図、第４図は本発明による
第３の実施例の一部断面図、第５図は本発明による第４
の実施例の一部断面図、第６図は本発明による第５の実
施例の断面図、第７図は本発明による第６の実施例の断
面図、第８図は第７図を増設した場合の断面図、第９図
は本発明による第７の実施例の断面図、第１ｏ図は冷却
用管路の作製方法を示すだめの集積回路パック−ジの断
面図、第１１図は第１Ｏ図に示す冷却用管路の組み立て
方法を示す図、第１２図は本発明による第８の実施例の
断面図、第１３図は本発明による第９の実施例の断面図
、第１４図は本発明による第１０の実施例の断面図、第
１５図は本発明による第１１の実施例の断面図、第１β
図は本発明による第１２の実施例の断面図、第１７図は
本発明による第１３の実施例の断面図である。 １、ｌａ、ｌｂ、ｌｃ・・・半導体集積回路チップ、２
・・・半田バング、３．３ａ・・・試験および修正用端
子、４・・・配線基板、４ａ・・配線層、４ｂ・・・空
洞、８・・・冷却用管路、９・・冷却層、９ａ・・・冷
媒管路’１９ｂ・・・ヴイアホール、９Ｃ・・・放熱フ
ィン、１０・・接続用ピン、１０ａ・・・プレート、１
１・・・マニホールド、１２・・・チップ保護用ケース
、１２ａ　、　１２ｂ・・・接続用ピン、１３・・・接
続用ワイヤ、１４　＋　１４ａ　、　１４ｂ・・・チッ
プキャリア（チップケース）、１５・・・キャップ、１
６・半田、１７・・・大形のチップキャリア、１８・・
・チップ保護用カバ。 昂５図 児６図　　　　　　　　　　　（ｏ） １ 第７図

Claims (2)

    【特許請求の範囲】
  1. （１）半導体集積回路チップを熱伝導率の良好な中間媒
    体を介して電気信号用端子と配線層を有する構造体の片
    面捷だは両面に搭載した構成の集積Ｍ路バ、ケージにお
    いて、前記構造物が前記半導体集積回路チップから発生
    する熱を奪う冷却用管路を有することを特徴とする集積
    回路パッケージ。
  2. （２）少なくとも１つの半導体集積回路チップを熱伝導
    率の良好な中間媒体を介して電気信号用端子と配線層を
    有する第一構造体の片面寸だは両面に搭載し、少なくと
    も１つの前記第一構造体を前記中間媒体を介して電気信
    号用端子と配線層を有する第二構造体の片面または両面
    に搭載し、少なくとも１つの前記第一構造体および第二
    構造体が前記中間媒体を介して多層に積層された構成の
    集積回路パッケージにおいて、前記第一の構造体と前記
    第二の構造体の少くとも一つが前記半導体集積回路チッ
    プから発生する熱を奪う冷却用管路を有していることを
    特徴とする集積回路パッケージ。
JP58076294A 1983-05-02 1983-05-02 集積回路パツケ−ジ Pending JPS59202654A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP58076294A JPS59202654A (ja) 1983-05-02 1983-05-02 集積回路パツケ−ジ

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP58076294A JPS59202654A (ja) 1983-05-02 1983-05-02 集積回路パツケ−ジ

Publications (1)

Publication Number Publication Date
JPS59202654A true JPS59202654A (ja) 1984-11-16

Family

ID=13601323

Family Applications (1)

Application Number Title Priority Date Filing Date
JP58076294A Pending JPS59202654A (ja) 1983-05-02 1983-05-02 集積回路パツケ−ジ

Country Status (1)

Country Link
JP (1) JPS59202654A (ja)

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61196558A (ja) * 1985-02-26 1986-08-30 アンテルコネクシオン・セラミツク 電力素子用モノリシツク基板及びその製造方法
JPS62211941A (ja) * 1986-03-10 1987-09-17 インタ−ナショナル　ビジネス　マシ−ンズ　コ−ポレ−ション 電力供給用間插板構造体
US4809058A (en) * 1985-12-16 1989-02-28 Hitachi, Ltd. Integrated circuit device
EP1939936A3 (en) * 2006-12-26 2009-02-11 Shinko Electric Industries Co., Ltd. Electronic component
WO2012165594A1 (ja) * 2011-05-31 2012-12-06 株式会社ザイキューブ 積層モジュール及びそれに用いるインターポーザ
WO2012165559A1 (ja) * 2011-05-31 2012-12-06 株式会社ザイキューブ インターポーザを用いた積層モジュールの実装構造

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5111376A (ja) * 1974-07-19 1976-01-29 Hitachi Ltd Handotaisoshipatsukeeji
JPS5729162B2 (ja) * 1979-03-19 1982-06-21

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5111376A (ja) * 1974-07-19 1976-01-29 Hitachi Ltd Handotaisoshipatsukeeji
JPS5729162B2 (ja) * 1979-03-19 1982-06-21

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61196558A (ja) * 1985-02-26 1986-08-30 アンテルコネクシオン・セラミツク 電力素子用モノリシツク基板及びその製造方法
US4809058A (en) * 1985-12-16 1989-02-28 Hitachi, Ltd. Integrated circuit device
JPS62211941A (ja) * 1986-03-10 1987-09-17 インタ−ナショナル　ビジネス　マシ−ンズ　コ−ポレ−ション 電力供給用間插板構造体
EP1939936A3 (en) * 2006-12-26 2009-02-11 Shinko Electric Industries Co., Ltd. Electronic component
WO2012165594A1 (ja) * 2011-05-31 2012-12-06 株式会社ザイキューブ 積層モジュール及びそれに用いるインターポーザ
WO2012165559A1 (ja) * 2011-05-31 2012-12-06 株式会社ザイキューブ インターポーザを用いた積層モジュールの実装構造

Similar Documents

Publication Publication Date Title
US7888786B2 (en) Electronic module comprising memory and integrated circuit processor chips formed on a microchannel cooling device
US6172418B1 (en) Semiconductor device and method for fabricating the same
JP3239909B2 (ja) 積層可能な三次元マルチチップ半導体デバイスとその製法
US5223741A (en) Package for an integrated circuit structure
US4338621A (en) Hermetic integrated circuit package for high density high power applications
US5990550A (en) Integrated circuit device cooling structure
KR0156480B1 (ko) 반도체 장치 및 제조방법
US5045922A (en) Installation structure of integrated circuit devices
US4922377A (en) Module and a substrate for the module
US8269329B2 (en) Multi-chip package
JPH0846085A (ja) 半導体装置及びその製造方法
JPS61502294A (ja) 高密度ｉｃモジュ−ルアセンブリ
JPH0756887B2 (ja) 半導体パッケージ及びそれを用いたコンピュータ
US20050017336A1 (en) [multi-chip package]
JPH09129817A (ja) 半導体装置
US7038309B2 (en) Chip package structure with glass substrate
JPH098187A (ja) 集積回路の冷却方法
JP2573809B2 (ja) 電子部品内蔵のマルチチップモジュール
CN114361153A (zh) 一种半导体封装结构及制备方法
US8546187B2 (en) Electronic part and method of manufacturing the same
JP2003324183A (ja) 半導体装置
JPS59202654A (ja) 集積回路パツケ−ジ
US5206713A (en) Mounting silicon chips
JPS63293965A (ja) 半導体装置およびその製造方法
JPH08222668A (ja) Ｉｃパッケージ