JPS59195757A - 負荷分散制御装置 - Google Patents
負荷分散制御装置Info
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- JPS59195757A JPS59195757A JP7119083A JP7119083A JPS59195757A JP S59195757 A JPS59195757 A JP S59195757A JP 7119083 A JP7119083 A JP 7119083A JP 7119083 A JP7119083 A JP 7119083A JP S59195757 A JPS59195757 A JP S59195757A
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- JP
- Japan
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- slave
- processor
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- slave processor
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- 238000000034 method Methods 0.000 claims description 5
- 238000010586 diagram Methods 0.000 description 2
- 239000003795 chemical substances by application Substances 0.000 description 1
- 239000013256 coordination polymer Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
- G06F15/177—Initialisation or configuration control
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- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Theoretical Computer Science (AREA)
- Software Systems (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Multi Processors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明はマルチプロセッサシステムにおける負荷分散制
御方式に関する。
御方式に関する。
従来、負荷分散方式を採るマルチプロセッサシステムに
おいては、負荷（、ＪＯＢ）の分散制御を行なうプロセ
ッサ（以下マスクプロセッサと称す）が、その制御対像
となる複数のプロセッサ（以下スレーブプロセッサと称
す）の負荷配分を決定する際、その判断時機は一定して
おらず、成るｅ′？の処理状態となった時点で、ＪＯＢ
管理テーブルを参照し、その際の各スレーブプロセッサ
におけるＪＯＢ待機状態から、負荷の配分（ＪＯＢの割
当て）を決定してｈた。
おいては、負荷（、ＪＯＢ）の分散制御を行なうプロセ
ッサ（以下マスクプロセッサと称す）が、その制御対像
となる複数のプロセッサ（以下スレーブプロセッサと称
す）の負荷配分を決定する際、その判断時機は一定して
おらず、成るｅ′？の処理状態となった時点で、ＪＯＢ
管理テーブルを参照し、その際の各スレーブプロセッサ
におけるＪＯＢ待機状態から、負荷の配分（ＪＯＢの割
当て）を決定してｈた。
しかしながら、このような従来の負荷分散制御手段にお
いては、負荷配分の判定期間が一定で々く、成る特定の
処理状態となった際において、各スレーブプロセッサの
ＪＯＢ待機状態から負荷の配分が決定されるため、常に
平均化した状態を保って適正な負荷分散状態を維持する
ことができず、成る時機、負荷配分に不当な偏りが生じ
たり、アイドリング状轢となるスレーブプロセッサが多
くなったりする等の不具合が生じて、効率の良い分散処
理が期待できないという問題があった。
いては、負荷配分の判定期間が一定で々く、成る特定の
処理状態となった際において、各スレーブプロセッサの
ＪＯＢ待機状態から負荷の配分が決定されるため、常に
平均化した状態を保って適正な負荷分散状態を維持する
ことができず、成る時機、負荷配分に不当な偏りが生じ
たり、アイドリング状轢となるスレーブプロセッサが多
くなったりする等の不具合が生じて、効率の良い分散処
理が期待できないという問題があった。
本発明は上記実情Ｖｃａみなされたもので、常に平均化
した適正な負荷分散状態を維持でき、効率の良い分散処
理を実行できるようにした負荷分散制御方式を提供する
ことを目的とする。
した適正な負荷分散状態を維持でき、効率の良い分散処
理を実行できるようにした負荷分散制御方式を提供する
ことを目的とする。
本発明は、マスタプロセッサが、インターバルタイマに
よる一定時間毎に、各スレーブ７’ 。
よる一定時間毎に、各スレーブ７’ 。
セッサの待機ＪＯＢ状態と、アイＰル回数状態とカラ、
各スレーブプロセッサの負荷状態を認識する構成として
、常に平均化された状態で適正な負荷分散状態を維持す
ることができるようにしたもので、これによシ、分散処
理を効率良く実行することのできる経済性に優れた処理
性能ノ高いマルチプロセッサシステムが構築でキル。
各スレーブプロセッサの負荷状態を認識する構成として
、常に平均化された状態で適正な負荷分散状態を維持す
ることができるようにしたもので、これによシ、分散処
理を効率良く実行することのできる経済性に優れた処理
性能ノ高いマルチプロセッサシステムが構築でキル。
以下図面を参照して本発明の一実施例を説明する。第１
図は本発明の一実施例を示すブロック図である。図中、
１００はマスタプロセッサ（Ｍ−ＣＰＵ）、２ｎ０１，
２θ０．−２００ｎはスレーブプロセッサ（Ｓ −ＣＰ
Ｕ ）である。１０１乃至１ｎ、９はマスタプロセッサ
１θθに設けられた本発明に係わる部分の構成要素をな
すもので、１０１は一定時間毎に読込み制御のためのタ
イミング信号（ＣＴＰ）を発生するインターバルタイマ
である。
図は本発明の一実施例を示すブロック図である。図中、
１００はマスタプロセッサ（Ｍ−ＣＰＵ）、２ｎ０１，
２θ０．−２００ｎはスレーブプロセッサ（Ｓ −ＣＰ
Ｕ ）である。１０１乃至１ｎ、９はマスタプロセッサ
１θθに設けられた本発明に係わる部分の構成要素をな
すもので、１０１は一定時間毎に読込み制御のためのタ
イミング信号（ＣＴＰ）を発生するインターバルタイマ
である。
１０２はスレーブプロセッサ２０ ／）、 、 ２０
／）。
／）。
・・・２００ｎ各々に設けられた後述する待機ＪＯＢ数
カ数カメンタ容を取込み、最小待機ＪＯＢ数のスレーブ
プロセッサを認識するＪＯＢ数比較制御部であり、図示
しないテーブルを参照して最少待機ＪＯＢ １１状態に
あるスレーブプロセッサのアドレス（ｓ−ｃｐｕ−ＡＤ
ＤＲＡ）と、最少待機ＪＯＴｌ数状態にあるスレーブプ
ロセッサが複数台存在するか否かを示す判定信号（ＭＭ
Ｓ ：ここではＭＭＳ ＝ ”１”の際に″「、ＭＭＳ
＝ ” Ｏ”の際に１無”）を出力する。
カ数カメンタ容を取込み、最小待機ＪＯＢ数のスレーブ
プロセッサを認識するＪＯＢ数比較制御部であり、図示
しないテーブルを参照して最少待機ＪＯＢ １１状態に
あるスレーブプロセッサのアドレス（ｓ−ｃｐｕ−ＡＤ
ＤＲＡ）と、最少待機ＪＯＴｌ数状態にあるスレーブプ
ロセッサが複数台存在するか否かを示す判定信号（ＭＭ
Ｓ ：ここではＭＭＳ ＝ ”１”の際に″「、ＭＭＳ
＝ ” Ｏ”の際に１無”）を出力する。
１０３はスレーブプロセッサ２００１，２０ｎ鵞・・・
２００ｎ各々に設けられた後述する負荷カウンタのラッ
チ出力を取込み、その内容にもとづいて、滑少待機ＪＯ
Ｂ数状態にあるスレーブプロセッサが複数含有る際、即
ちＪＯＢ数比較制御部１０２より″１”レベルの判定信
号（ＭＭＳ ＝″１”）が出力された際に、その複数台
のスレーブプロセッサのうちから、負荷を配分すべき１
台のスレーブプロセッサを決定する負荷カウント数比較
制御部であシ、図示しないテーブルを参照して負荷カウ
ント数（アイドリング回数）の最も大キいスレーブプロ
セッサのアドレス（Ｓ−ＣＰＵ−ＡＤＤＲＢ）を出力す
る。２０１乃至２０３はスレーブプロセッサｚ ｎ ／
）１ 、 ｚ ｎ ｏ２・・・２００ｎに設けられた本
発明に係わる部分の構成要素をなすもので、２０１はイ
ンターバルタイマ１０１のタイミング信号（ＣＴＰ ）
発生周期をもって、その期間内におけるアイ−リング（
ＩＤＬＩＮＧ）の回数を計数する負荷カウンタ、２０２
は上記期間毎の負荷カウンタ２０ノの計数値（すなわち
アイドリング回数）をラッチするラッチ回路（ＬＡＴＣ
Ｈ）である。このラッチ回路２０２に貯えられた負荷カ
ウンタ２０１の計数値すなわちアイドリング５− 回数データは負荷カウント数比較制御部１０３に送られ
る。２０３はＪＯＢ投入の都度カウントアツプ（＋１）
され、ＪＯＢ終了の都度カウントダウン（−１）される
待機ＪＯＢ数カ数カメンタシ、この計数値すなわち待機
ＪＯＢ数データはＪＯＢ数比較制御部１０２に送られる
。
２００ｎ各々に設けられた後述する負荷カウンタのラッ
チ出力を取込み、その内容にもとづいて、滑少待機ＪＯ
Ｂ数状態にあるスレーブプロセッサが複数含有る際、即
ちＪＯＢ数比較制御部１０２より″１”レベルの判定信
号（ＭＭＳ ＝″１”）が出力された際に、その複数台
のスレーブプロセッサのうちから、負荷を配分すべき１
台のスレーブプロセッサを決定する負荷カウント数比較
制御部であシ、図示しないテーブルを参照して負荷カウ
ント数（アイドリング回数）の最も大キいスレーブプロ
セッサのアドレス（Ｓ−ＣＰＵ−ＡＤＤＲＢ）を出力す
る。２０１乃至２０３はスレーブプロセッサｚ ｎ ／
）１ 、 ｚ ｎ ｏ２・・・２００ｎに設けられた本
発明に係わる部分の構成要素をなすもので、２０１はイ
ンターバルタイマ１０１のタイミング信号（ＣＴＰ ）
発生周期をもって、その期間内におけるアイ−リング（
ＩＤＬＩＮＧ）の回数を計数する負荷カウンタ、２０２
は上記期間毎の負荷カウンタ２０ノの計数値（すなわち
アイドリング回数）をラッチするラッチ回路（ＬＡＴＣ
Ｈ）である。このラッチ回路２０２に貯えられた負荷カ
ウンタ２０１の計数値すなわちアイドリング５− 回数データは負荷カウント数比較制御部１０３に送られ
る。２０３はＪＯＢ投入の都度カウントアツプ（＋１）
され、ＪＯＢ終了の都度カウントダウン（−１）される
待機ＪＯＢ数カ数カメンタシ、この計数値すなわち待機
ＪＯＢ数データはＪＯＢ数比較制御部１０２に送られる
。
第２図は本発明の一実施例における動作を説明するため
のフローチャートである。
のフローチャートである。
ここで第１図、及び第２図を参照して一実施例の動作を
説明する。マスタプロセッサ１００に設けられたインタ
ーバルタイマ１０１は、一定時間毎に読込み制御のため
のタイミング信号（ＣＴＰ）を発生し、このタイミング
信号（ＣＴＰ）が各スレーブプロセッサ２００．．２０
０ｇ・・・２００ｎに供給される。各スレーブプロセッ
サｚｏｏｍ。
説明する。マスタプロセッサ１００に設けられたインタ
ーバルタイマ１０１は、一定時間毎に読込み制御のため
のタイミング信号（ＣＴＰ）を発生し、このタイミング
信号（ＣＴＰ）が各スレーブプロセッサ２００．．２０
０ｇ・・・２００ｎに供給される。各スレーブプロセッ
サｚｏｏｍ。
２００霊・・・２００ｎに設けられた負荷カウンタ２０
１・・・はそれぞれ上記インターバルタイマ１０１から
のタイミング信号（ＣＴＰ）を受けて初期化された後、
自己プロセッサのアイドリング回数を計数する。又、待
機ＪＯＢ数カ数カメンタ３・・・は自６− 己プロセッサへのＪＯＢ投入投入力ウントアツプ（＋１
）され、ＪＯＢ終了毎にカウントダウン（−１）されて
、常に現在の待機ＪＯＢ数を示している。上記負荷カウ
ンタ２０１・・・で計数された負荷カウント数データ（
アイげリング回数データ）は、初期化に先立ち上記タイ
ミング信号（ＣＴＰ）の立上りに同期してラッチ回路２
０２・・・にラッチされる。更にこの各ラッチ回路２０
２・・・【ラッチされた負荷カウント数データは、上記
各待機ＪＯＢ数カ数カメンタ３・・・で計数された待機
ＪＯＢ 数データト共にマスタプロセッサ１００に送ら
れる。そして各スレーブプロセッサ２００１゜２００２
・・・２００ｎの待機ＪＯＢ数データはそれぞれＪＯＢ
数比較制御部１０２に入力され、負荷カウント数データ
はそれぞれ負荷カウント数比較制御部１０３に入力され
る。 ＪＯＢ数比較制御部１０２は入力された各スレー
ブプロセッサ２００１．２００＠ ＝・２００ｎの待機
ＪＯＢ数データと図示しないテーブルの参照と釦より、
命も待機ＪＯＢ数の少ないスレーブプロセッサを示すプ
ロセッサアドレス（Ｓ−ＣＰＵ−ＡＤＤＲＡ）を出力す
るとともに、その最少待機ＪＯＢ数状態にあるスレーブ
プロセッサが複数台存在するか否かを示す判定信号（Ｖ
ＭＳ）を出力する。ここで最少待機ＪＯＩＩ数のスレー
ブプロセッサが１台である際、すなわち上記判定信号（
ｍ、ａｓ）が単数のプロセッサであることを示す＠ （
ＭＭＳ−′Ｏ″）となっている際は１、ＴｏＢ数叱較制
御部１０２より出力されたデロセｙ ｔ ７ Ｙ Ｌ／
、Ｘ （Ｓ−ＣＰＵ−ＡＤＤＲＡ）が帰路的な負荷投
入対象トなるスレーブプロセッサを示すプロセツサア１
弓として用いられ、このデロセツサアＰレスヲモつスレ
ーブプロセッサ２００１（１−１１１，・・・ｎ）が負
荷投入対象となる。この際、上記判定後において、負荷
投入対象となるスレーブプロセッサ２００１に負荷が投
入されると、そのスレーブプロセッサ２００１に対応し
て設けられた負荷カウンタがカウントアツプ（＋１）さ
れる。又、最少待機ＪＯＢ数のスレーブプロセッサが複
数台存在する際、すなわち上記判定信号（ＷＳ）が複数
のプロセッサであることを示す値（ＭＭＳ ＝”１”）
となっている際は、次に負荷カウント数比較制御部１０
．９より得られる、最大負荷カウント数を示す、すなわ
ちアイドリング回数の盃も多重スレーブプロセッサを示
すプロー１＝ ツｔ アｌ＆ Ｌ／ ス（Ｓ−ＣＰＵ−
ＡＤＤＲＢ）が最終的な負荷投入対象となるスレーブプ
ロセッサアドレスとして用いられ、このプロセッサアド
レスをもつスレーブプロセッサ２００ｊ（ｊ＝１２−−
ｎ ） カ負荷投入対隼となる。この一連の動作フロ
ーを第２図に示す。
１・・・はそれぞれ上記インターバルタイマ１０１から
のタイミング信号（ＣＴＰ）を受けて初期化された後、
自己プロセッサのアイドリング回数を計数する。又、待
機ＪＯＢ数カ数カメンタ３・・・は自６− 己プロセッサへのＪＯＢ投入投入力ウントアツプ（＋１
）され、ＪＯＢ終了毎にカウントダウン（−１）されて
、常に現在の待機ＪＯＢ数を示している。上記負荷カウ
ンタ２０１・・・で計数された負荷カウント数データ（
アイげリング回数データ）は、初期化に先立ち上記タイ
ミング信号（ＣＴＰ）の立上りに同期してラッチ回路２
０２・・・にラッチされる。更にこの各ラッチ回路２０
２・・・【ラッチされた負荷カウント数データは、上記
各待機ＪＯＢ数カ数カメンタ３・・・で計数された待機
ＪＯＢ 数データト共にマスタプロセッサ１００に送ら
れる。そして各スレーブプロセッサ２００１゜２００２
・・・２００ｎの待機ＪＯＢ数データはそれぞれＪＯＢ
数比較制御部１０２に入力され、負荷カウント数データ
はそれぞれ負荷カウント数比較制御部１０３に入力され
る。 ＪＯＢ数比較制御部１０２は入力された各スレー
ブプロセッサ２００１．２００＠ ＝・２００ｎの待機
ＪＯＢ数データと図示しないテーブルの参照と釦より、
命も待機ＪＯＢ数の少ないスレーブプロセッサを示すプ
ロセッサアドレス（Ｓ−ＣＰＵ−ＡＤＤＲＡ）を出力す
るとともに、その最少待機ＪＯＢ数状態にあるスレーブ
プロセッサが複数台存在するか否かを示す判定信号（Ｖ
ＭＳ）を出力する。ここで最少待機ＪＯＩＩ数のスレー
ブプロセッサが１台である際、すなわち上記判定信号（
ｍ、ａｓ）が単数のプロセッサであることを示す＠ （
ＭＭＳ−′Ｏ″）となっている際は１、ＴｏＢ数叱較制
御部１０２より出力されたデロセｙ ｔ ７ Ｙ Ｌ／
、Ｘ （Ｓ−ＣＰＵ−ＡＤＤＲＡ）が帰路的な負荷投
入対象トなるスレーブプロセッサを示すプロセツサア１
弓として用いられ、このデロセツサアＰレスヲモつスレ
ーブプロセッサ２００１（１−１１１，・・・ｎ）が負
荷投入対象となる。この際、上記判定後において、負荷
投入対象となるスレーブプロセッサ２００１に負荷が投
入されると、そのスレーブプロセッサ２００１に対応し
て設けられた負荷カウンタがカウントアツプ（＋１）さ
れる。又、最少待機ＪＯＢ数のスレーブプロセッサが複
数台存在する際、すなわち上記判定信号（ＷＳ）が複数
のプロセッサであることを示す値（ＭＭＳ ＝”１”）
となっている際は、次に負荷カウント数比較制御部１０
．９より得られる、最大負荷カウント数を示す、すなわ
ちアイドリング回数の盃も多重スレーブプロセッサを示
すプロー１＝ ツｔ アｌ＆ Ｌ／ ス（Ｓ−ＣＰＵ−
ＡＤＤＲＢ）が最終的な負荷投入対象となるスレーブプ
ロセッサアドレスとして用いられ、このプロセッサアド
レスをもつスレーブプロセッサ２００ｊ（ｊ＝１２−−
ｎ ） カ負荷投入対隼となる。この一連の動作フロ
ーを第２図に示す。
このようにして、インターバルタイマ１０ノで定まる一
定期間毎に、各スレーブプロセッサ２００！、２００！
−２０Ｏｎの待機ＪＯＢ ＰＩと負荷カウント数（７４
１９７２回数）とにより、次の期間内における負荷投入
対象となるスレーブプロセッサが決定される。これＫよ
り、成る時機に待機ＪＯＢ数が偏ったり、アイｐ ＩＪ
ソング態となるプロセッサが増えたシする不具合が解消
され、システム稼働期間に亘って、常に平均化された適
正負荷分散状態を維持でき、効率の良い９− 分散処理が実行できる。
定期間毎に、各スレーブプロセッサ２００！、２００！
−２０Ｏｎの待機ＪＯＢ ＰＩと負荷カウント数（７４
１９７２回数）とにより、次の期間内における負荷投入
対象となるスレーブプロセッサが決定される。これＫよ
り、成る時機に待機ＪＯＢ数が偏ったり、アイｐ ＩＪ
ソング態となるプロセッサが増えたシする不具合が解消
され、システム稼働期間に亘って、常に平均化された適
正負荷分散状態を維持でき、効率の良い９− 分散処理が実行できる。
尚、上記した実施例忙おいては、最少待機ＪＯＢ Ｍ状
態にあるスレーブプロセッサが単数である際は、そのス
レーブプロセッサを最終的な負荷投入対象とし、最少待
機ＪＯＢ数状態にあるスレーブプロセッサが複数存在す
る際は、負荷カウント数（アイドリング回数）の最も大
きいスレーブプロセッサを帰路的な負荷投入対象として
いるが、これに限らず、例えば帰少待機ＪＯＢ数状態に
あるスレーブプロセッサが複数存在する際は、次にその
各スレーブプロセッサの負荷カウント数（７４１９７２
回数）を認識し、負荷カウント数の大きいスレーブプロ
セッサを最終的な負荷投入対象とする構成としてもよい
。
態にあるスレーブプロセッサが単数である際は、そのス
レーブプロセッサを最終的な負荷投入対象とし、最少待
機ＪＯＢ数状態にあるスレーブプロセッサが複数存在す
る際は、負荷カウント数（アイドリング回数）の最も大
きいスレーブプロセッサを帰路的な負荷投入対象として
いるが、これに限らず、例えば帰少待機ＪＯＢ数状態に
あるスレーブプロセッサが複数存在する際は、次にその
各スレーブプロセッサの負荷カウント数（７４１９７２
回数）を認識し、負荷カウント数の大きいスレーブプロ
セッサを最終的な負荷投入対象とする構成としてもよい
。
以上詳記したように本発明によれば、マスタプロセッサ
が複数のスレーブプロセッサの負荷分散制御を行なうマ
ルチプロセッサシステムにおいて、マスタプロセッサが
、一定期間毎に、各スレーブプロセッサの待機ＪＯＢ数
と負荷カウ１０− ント数（アイドリング回数）とによシ、次の期間内にお
ける負荷投入対象となるスレーブプロセッサを決定する
構成としたことによ）、システム稼働期間に亘って、常
に平均化された適正負荷分散状態を維持でき、効率の良
い分散処理が実行できる負荷分散制御方式が提供できる
。
が複数のスレーブプロセッサの負荷分散制御を行なうマ
ルチプロセッサシステムにおいて、マスタプロセッサが
、一定期間毎に、各スレーブプロセッサの待機ＪＯＢ数
と負荷カウ１０− ント数（アイドリング回数）とによシ、次の期間内にお
ける負荷投入対象となるスレーブプロセッサを決定する
構成としたことによ）、システム稼働期間に亘って、常
に平均化された適正負荷分散状態を維持でき、効率の良
い分散処理が実行できる負荷分散制御方式が提供できる
。
第１図は本発明の一実施例を示すブロック図、第２図は
上記実施例の動作を説明するためのフローチャートであ
る。 １００・・・マスタプロセッサ（Ｍ−ＣＰＵ）、１０１
・・・インターバルタイマ、１０２・・・ＪＯＢ数比較
制御部、１０３・・・負荷カウント数比較制御部、２０
０１．２（１０，・・・２００ｎ・・・スレーブプロセ
ッサ（Ｓ−ＣＰＵ）、２０！・・・負荷カウンタ、２０
２・・・ラッチ回路、２０３・・・待機ＪＯＢ数カ数カ
メンタ願人代理人 弁理土鈴 江 武 彦１１−
上記実施例の動作を説明するためのフローチャートであ
る。 １００・・・マスタプロセッサ（Ｍ−ＣＰＵ）、１０１
・・・インターバルタイマ、１０２・・・ＪＯＢ数比較
制御部、１０３・・・負荷カウント数比較制御部、２０
０１．２（１０，・・・２００ｎ・・・スレーブプロセ
ッサ（Ｓ−ＣＰＵ）、２０！・・・負荷カウンタ、２０
２・・・ラッチ回路、２０３・・・待機ＪＯＢ数カ数カ
メンタ願人代理人 弁理土鈴 江 武 彦１１−
Claims (1)
- マスタプロセッサが複数のスレーブプロセッサの負荷分
散制御を行なうマルチプロセッサシステムにお騒で、前
記スレーブプロセッサ各々に、待機ジョブ数を示す第１
のカウンタ、及びアイドル回数を示す第２のカウンタを
設け、前記マスタプロセッサが、一定期間毎に、前記ス
レーブプロセッサ各々の第１のカウンタで示される待＠
ゾヨプ数と、第２のカウンタで示されるアイドル回数と
をもとに１次の一定期間での負荷分散状態を行なうこと
を特徴とした負荷分散制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7119083A JPS59195757A (ja) | 1983-04-22 | 1983-04-22 | 負荷分散制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7119083A JPS59195757A (ja) | 1983-04-22 | 1983-04-22 | 負荷分散制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59195757A true JPS59195757A (ja) | 1984-11-06 |
| JPH0519742B2 JPH0519742B2 (ja) | 1993-03-17 |
Family
ID=13453492
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7119083A Granted JPS59195757A (ja) | 1983-04-22 | 1983-04-22 | 負荷分散制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59195757A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6717256B1 (en) | 1998-08-31 | 2004-04-06 | Rohm Co., Ltd. | Mounting structure for semiconductor device having entirely flat leads |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51144543A (en) * | 1975-06-06 | 1976-12-11 | Toshiba Corp | Processing system of composite computer system |
| JPS57757A (en) * | 1980-06-04 | 1982-01-05 | Hitachi Ltd | Job execution schedule system |
| JPS57120167A (en) * | 1981-01-19 | 1982-07-27 | Mitsubishi Electric Corp | Load scattering method for composite computer system |
-
1983
- 1983-04-22 JP JP7119083A patent/JPS59195757A/ja active Granted
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51144543A (en) * | 1975-06-06 | 1976-12-11 | Toshiba Corp | Processing system of composite computer system |
| JPS57757A (en) * | 1980-06-04 | 1982-01-05 | Hitachi Ltd | Job execution schedule system |
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Also Published As
| Publication number | Publication date |
|---|---|
| JPH0519742B2 (ja) | 1993-03-17 |
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