JPS5918787B2 - Ｔｌｂパ−テイシヨン方式 - Google Patents

Description

【発明の詳細な説明】 本発明は複数プログラムを多重処理するコンピュータに
おいて、複数の論理アドレス系をＴＬＢによつて時分割
処理する方式に関し、特にエミュレーションモードのア
ドレス変換方式に関する。

マルチ処理機能を有するコンピュータシステムにおいて
オペレーティングシステムの管理のもとに、アーキテク
チャの異なる他のコンピュータシステムにおいて機械語
レベルのプログラムのまゝ実行する場合、即ちエミレー
シヨンを実行する場合はエミユトシヨン対象となるコン
ピュータシステムの論理アドレスからエミュレーション
を実行するコンピュータシステムの実アドレスヘのアド
レス変換はソフトウェアによつて主記憶上の変換テーブ
ルを参照して行なわれている。第１図ａ、ｂはコンピュ
ータシステム間でエミュレーションを実施する場合のオ
ペレーティング・システムとエミュレーションを可能と
するソフトウェアの関係を示している。

図においてコンピュータシステムＡ、Ｂにはそれぞれを
管理するオペレーティング・システムＯＳＡ、ＯＳＢが
あつて、各オペレーティングシステムＯＳＡ（５０ＳＢ
の関係はコンピュータＢがコンピュータＡのプログラム
をエミュレーションする場合、コンピュータＢのハード
ウェアのエミュレーション機構と、それを補助するソフ
トウェアであるコンパテイブル・エグゼキユータＯＳＡ
−ＥＸを使用してエミュレーションを可能としている。
コンパテイブル・エグゼキユータＯＳＡ−ＥＸはコンピ
ュータシステムＢのハードウェア上にコンピュータシス
テムＡのハードウェアを仮想的に作成することによつて
コンピュータシステムＡのジョブ・プログラムとオペレ
ーティング・システムＯＳＡを実行させる。このコンパ
テイブル・エグゼキユータＯＳＡ一ＥＸはオペレーティ
ング・システムＯＳＢの管理下にあり、オペレーティン
グ・システムＯＳＢによる他のジョブ・プログラムとの
並行処理が可能である。ここで、両コンピュータが仮想
記憶方式を採用している場合、前記エミュレーションを
行なうとして両輪理アドレスＡＬ、ＢＬ及び実アドレス
ＡＲ、ＢＲ間のアドレス変換の手段は次の如くである。
第１図ｃはこの関係を示している。即ち、コンピュータ
システムＢにおいて、コンピュータシステムＡのプログ
ラムをエミュレーションするときはコンピユータシステ
ムＡの論理アドレスＡＬをコンピユータシステムＢの実
アドレスＢＲにアドレス変換する必要があり、コンピユ
ータシステムＡのオペレーテイング・システム０ＳＡの
管理下においてあらかじめ作成された論理アドレスＡＬ
と実アドレスＡＲの変換テーブルＴＡによつてまず与え
られたＡＬからＡＲを求め次いでこの実アドレスＡＲを
コンピユータシステムＢの論理アドレスＢＬとして扱い
、これをコンピユータシステムＢのオペレーテイング・
システム０ＳＢの管理下においてあらかじめ作成された
論理アドレスＢＬと、実アドレスＢＲの変換テーブルＴ
Ｂによつて論理アドレスＢＬに対応する実アドレスＢＲ
が得られる。ところで、論理アドレスから実アドレスへ
の変換を行なうにはアドレス変換のためのテーブル・エ
ントリ一を２回読出す必要があり、それに要する時間が
すべてオーバンヘツドに加算されるため効率的に行なう
方法としてアドレス変換用バツフア記憶ＴＬＢ（Ｔｒａ
ｎｓｌａｔｉＯｎＬＯＯｋａｓｉｄｅＢｕｆｆｅｒ）を
参照する方法が行なわれている。

しかし、このＴＬＢに関してはエミユレーシヨンの場合
の様に異なる論理アドレス系の場合に参照する方法がな
い為に、ソフトウエアによつてその都度アドレス変換す
るため、オーバーヘツドが大きくなり効率が悪いもので
あつた。本発明の目的は多重プログラム処理を行なうオ
ペレーテイング・システム下において異なる複数の論理
アドレス系があつても、オーバーヘツドを少なくして効
率よいアドレス変換方式を提供することである。

本発明によれば論理アドレス入力から実アドレス出力を
得るＴＬＢを使用したアドレス変換機構においてＴＬＢ
アドレスを指定するアドレス・ビツト内に、ＴＬＢエン
トリと比較する仮想アドレスのアドレス・ビツトにも重
複して使用される特定ビツトを設け、該特定ビツトの組
合せによつて異なる論理アドレス系を識別するビツトに
対応せしめ、該論理アドレス入力が異なる論理アドレス
系であることを示す選択信号を受信したとき、ＴＬＢア
ドレスを指定する際に前記特定ピツト出力に代えて該選
択信号によつてＴＬＢアドレス指定して、ＴＬＢを分割
使用するＴＬＢパーテイシヨン方式が得られる。

以下図面を参照して本発明を説明する。

第２図はエミユレーシヨン・モードにおけるジヨブ・プ
ログラムの処理過程を示す図である。ここで、ネーテイ
ブ・モードはコンピユータそれ自身の機械語をそのコン
ピユータ自身が処理するモード、エミユレーシヨン・モ
ードは他のコンピユータシステムの機械語を処理するモ
ードである。図においていまＪＯＢ＃１、＃２がオペレ
ーテイングシステムＢの直接管理のもとにネーテイブ・
モードで動作していると共にＪＯＢ＃３はコンパテイブ
ル・エグゼキユータ０ＳＡ−ＥＸの管理のもとにエミユ
レーシヨン・モードで動作している。このエミユレーシ
ヨン処理はＤＩＬ（ＤＯＩｎｔｅｒｐｒｅｔｉｖｅＬＯ
Ｏｐ）命令によつて以下に続く処理プログラムはエミユ
レーシヨン・モードによつて処理されるべきことが告げ
られる。

又、この命令は他からの割込みがあるか又は処理不能な
命令があるまでエミユレーシヨン・プログラムのループ
を実行させる命令である。このＤＩＬ命令によつてエミ
ユレーシヨンを実行する必要がないときはネーテイブ・
モードとなつてコンピユータ自身の機械語プログラムを
処理するモードに戻る。第３図は本発明の一実施例を示
すアドレス変換方式のプロツク図である。

本例では論理アドレスとして２４ビツトのアドレス・ビ
ツトの長さをもち、ページング方式によるアドレス空間
の２段階の分割は論理アドレス１をセグメント番号５ビ
ツト（第０ビツト〜第４ビツト）、ページ番号８ビツト
（第５ビツト〜第１２ビツト）よりなる論理アドレス部
Ｌｌ３ビツト及びバイト・アドレスＤｌｌビツト（１３
ビツト〜第２３ビツト）として考える。次に実アドレス
３としては２２ビツトのアドレス・ビツトの長さをもち
、実ページ・アドレスＲｌｌビツト（第０ビツト〜第１
０ビツト）及びバイト・アドレスＤｌｌビツト（第１１
ビツト〜第２１ビツト）よりなるものとする。図におい
て、ＴＬＢ２のエントリは２５６個であり、そのエント
リは仮想アドレス７と、実ページ・アドレス８とが対に
なつて記憶されている。ＴＬＢ２を利用した通常のアド
レス変換については論理アドレス１が与えられると論理
アドレスからＴＬＢアドレスを求め、ここでは論理アド
レス１のビツト５〜ビツト１２の８ビツトによつてＴＬ
Ｂアトレスがデコーダ４によつて、選択されて、該当す
るエントリ内に求める実アドレスが記憶されているか否
かが比較回路５によつてＴＬＢエントリの仮想アドレス
部７と論理アドレス１の上位６ビツトとが比較されて判
別される。ここで一致が確認されるとＴＬＢ２に記憶し
ている実ページ・アドレス８と論理アドレス１のバイト
・アドレスＤを加えて実ページ・アドレスＲとバイト・
アドレスＤよりなる実アドレス３を作成してアドレス変
換を終了する。上記の比較結果が不一致のときは該当す
る論理アドレス１に対する実アドレス３へのアドレス変
換は主記憶上のアドレス変換テーブルを参照することに
より行なわれる。そして、あらたに求めた論理アドレス
に対する実アドレスは後のアドレス変換の為に信号ライ
ンＬ３を経由してＴＬＢ２へ登録される。

例として、２種類の論理アドレスが存在して、ＴＬＢを
両者で半分づつ使用する場合について示す。

それぞれの論理アドレスをタイプ１，２としてタイプ１
あるいはタイプ２だけが存在する場合は前記の如く論理
アドレス１のセグメント及びページ番号を構成する論理
アドレス部Ｌｌ３ビツトの内の下位８ビツトをＴＬＢア
ドレス指定に使い、残り、５ビツトとＴＬＢアドレスに
使用した内の１ビツト計６ビツトを組合せたものをＴＬ
Ｂエントリ一の仮想アドレス部７と比較することによつ
て仮想アドレス７に対応する実ページ・アドレス８を索
引する。この重複して使用する重複ビツト部９、即ちＴ
ＬＢアドレス用と、仮想アドレス比較用とで共用するビ
ツトの位置はタイプ１とタイブ２で一致している。この
重複ビツト部９が論理アドレスで占める位置をタイブ１
では例えばＳＯ″にタイブ２では例えばＳ１〃に固定す
ることによつてＴＬＢを半分づつ使用することが可能に
なる。即ち、第２図において示したエミユレーシヨン・
モード時に発せられるＤＩＬ命令によつてフリツブ・フ
ロツプゴを選択信号Ｌ１によつてセツトさせＤＩＬ命令
の終了によつてフリツブ・フロツプゴを選択信号Ｌ２に
よつてりセツトするようにして、重複ビツト部９出力の
内仮想アドレス用の機能はそのまま残こして、ＴＬＢア
ドレス指定の為の出力をフリツプ・フロツプゴ出力に代
えることによつて、仮想アドレスの指定を制約せずに
エミユレーシヨン・モードとネーテイブ・モードによつ
てＴＬＢのアドレスを分割して使用することが可能とな
る。上記の如く重複ビツト９を設けることにより、ネー
テイブ・モード時（一般に１つの論理アドレス系のみを
用いればよい）には、論理アドレス１のビツト５〜１２
をそのまま用いてＴＬＢアドレスの指定を行なうことに
よつて、２５６個のＴＬＢエントリをすべて１つの論理
アドレス系に関して使用することができる。

またエミユレーシヨン・モード時（一般に２つ以上の論
理アドレス系を頻繁に切換えて使用する）には、ＴＬＢ
アドレス指定用の重複ビツト部には論理アドレス系の指
定信号（フリツプ・フロツプゴの出力）を用い、仮想ア
ドレス比較用の重複ビツト部としてのみ論理アドレス１
のビツト５を用いることにより、２５６個のＴＬＢエン
トリを１２８個づつ２つのパーテイシヨンに分割して使
用することができる。

そしていずれのモードにおいても、ＴＬＢ参照時の仮想
アドレス比較動作、及びＴＬＢへの新規登録時の仮想ア
ドレスの書込み動作は全く共通とすることができ、回路
構成及び制御は簡単である。この様にしてＴＬＢを分割
して使用することが出来るので、例えば論理アドレスの
タイブが３通り以上ある様な場合でも、前記フリツプ・
フロツプのビツト数を増してその論理アドレスのタイブ
によつて、ＤＩＬ命令によつて選択設定すれば、ＴＬＢ
の分割使用が更に拡張される。

上記実施例によつて明らかな様に、エミユレーシヨン・
モードとネーテイブ・モードの多重プログラム処理にお
いてＴＬＢアドレスの１部ビツトを外部から選択設定す
ることによつてＴＬＢを分割使用して複数の論理アドレ
ス系がアドレス変換可能となるのでエミユレーシヨン・
モードにおけるアドレス変換によるオーバヘツドを減少
して効率のよいプログラム処理が可能となる。

【図面の簡単な説明】

第１図Ａ，ｂはエミユレーシヨンを実施する場合のオペ
レーテイング・システムとエミユレーシヨンを可能とす
るソフトウエアの関係を示す説明図、第１図ｃはコンピ
ユータＡ，Ｂ間のソフトウエアによるアドレス変換の概
念図、第２図はエミユレーシヨン・モードにおけるジヨ
ブ・プログラムの処理過程を示す図、第３図は本発明の
一実施例を示すアドレス変換方式のプロツク図である。 １・・・・・・論理アドレス、２・・・・・・ＴＬＢｌ
３・・・・・・実アドレス、４・・・・・・デコーダ、
５・・・・・・比較回路、７・・・・・・仮想アドレス
部、８・・・・・・実ページ・アドレス部、９・・・・
・・重複ビツト部、Ｖ・・・・・・フリツプ・フロツプ
、Ｌｌ，Ｌ２・・・・・・選択信号。

Claims (1)

【特許請求の範囲】
1. １ 論理アドレス入力から実アドレス出力を得るＴＬＢ
   を使用したアドレス変換機構において、ＴＬＢアドレス
   を指定するアドレス・ビット内に、ＴＬＢエントリと比
   較する仮想アドレスのアドレス・ビットにも重複して使
   用される特定ビットを設け、該特定ビットの組合せによ
   つて異なる論理アドレス系を識別するビットに対応せし
   め、該論理アドレス入力が異なる論理アドレス系である
   ことを示す選択信号を受信したとき、ＴＬＢアドレスを
   指定する際に前記特定ビット出力に代えて該選択信号に
   よつてＴＬＢアドレス指定してＴＬＢを分割して使用す
   ることを特徴とするＴＬＢパーティション方式。