JPS59178553A - デバツグ方式 - Google Patents
デバツグ方式Info
- Publication number
- JPS59178553A JPS59178553A JP58054246A JP5424683A JPS59178553A JP S59178553 A JPS59178553 A JP S59178553A JP 58054246 A JP58054246 A JP 58054246A JP 5424683 A JP5424683 A JP 5424683A JP S59178553 A JPS59178553 A JP S59178553A
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- JP
- Japan
- Prior art keywords
- data
- data processing
- storage device
- flag
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- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000000034 method Methods 0.000 title claims 2
- 238000001514 detection method Methods 0.000 claims 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/36—Prevention of errors by analysis, debugging or testing of software
Landscapes
- Engineering & Computer Science (AREA)
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- Computer Hardware Design (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Debugging And Monitoring (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（ａｌ 発明の技術分野
本発明はデータ処理装置のデバッグ方式に係り、特に任
意のアドレスのデータを読み出したことにより、データ
処理装置の動作を停止させることを可能としたデバッグ
方式に関する。
意のアドレスのデータを読み出したことにより、データ
処理装置の動作を停止させることを可能としたデバッグ
方式に関する。
（ｂ）技術の背景
近年のデータ処理装置の大規模化、高集積化に伴って、
データ処理装置の障害時の試験１診断のためのデバッグ
方法、特によく使われているアドレスストップ機能につ
いて、障害解析に必要なデータの保存機能を考慮して高
度化することが望まれている。
データ処理装置の障害時の試験１診断のためのデバッグ
方法、特によく使われているアドレスストップ機能につ
いて、障害解析に必要なデータの保存機能を考慮して高
度化することが望まれている。
（Ｃ１従来技術と問題点
従来、記憶装置よりデータを読み出したことにより、デ
ータ処理装置を停止させる方法として、アトレスストッ
プ方式がある。この時のアドレスとしてはオペランドア
ドレスと命令アドレスがあり、いづれの場合でもアドレ
スストップをかけた命令の実行が終了した時点で、デー
タ処理装置を停止させる方式である。
ータ処理装置を停止させる方法として、アトレスストッ
プ方式がある。この時のアドレスとしてはオペランドア
ドレスと命令アドレスがあり、いづれの場合でもアドレ
スストップをかけた命令の実行が終了した時点で、デー
タ処理装置を停止させる方式である。
この方式では、読み出したデータがハードウェアの障害
或いはプログラムミス等によりデータ変化を起こしてい
ても、該データが処理されてしまってから停止する為、
該データがどのようなデータであったかの判別が出来な
い問題があった。
或いはプログラムミス等によりデータ変化を起こしてい
ても、該データが処理されてしまってから停止する為、
該データがどのようなデータであったかの判別が出来な
い問題があった。
この欠点を補う方法として、読み出したデータそのもの
を一致検出して、即データ処理装置を停止させる方法が
あるが、この方法でも読み出しデータのデータ中が、例
えば８バイトと言った大きなデータ処理装置では、オペ
ランドデータと一致をとるためのデータレジスタや照合
回路が８バイト分必要となり、ハードウェア漬の増加と
が、照合回路の論理段数も増えて、その論理遅延にょっ
７ｉデータ処理装置のマシンサイクルの間に、一致出力
を得てデータ処理装置を停止させる事が不可能になる可
能性があるという欠点がある。
を一致検出して、即データ処理装置を停止させる方法が
あるが、この方法でも読み出しデータのデータ中が、例
えば８バイトと言った大きなデータ処理装置では、オペ
ランドデータと一致をとるためのデータレジスタや照合
回路が８バイト分必要となり、ハードウェア漬の増加と
が、照合回路の論理段数も増えて、その論理遅延にょっ
７ｉデータ処理装置のマシンサイクルの間に、一致出力
を得てデータ処理装置を停止させる事が不可能になる可
能性があるという欠点がある。
（ｄｌ 発明の目的
本発明は上記従来の欠点に鑑み、データ処理装置のマシ
ンサイクルの間で、且つ読み出したデータが処理される
前に、データ処理装置を停止させる方法を提供すること
を目的とするものである。
ンサイクルの間で、且つ読み出したデータが処理される
前に、データ処理装置を停止させる方法を提供すること
を目的とするものである。
ｆｅｌ 発明の構成
そしてこの目的は、本発明によれば記憶装置と、それを
アクセスするデータ処理装置又は制御装置を有するデー
タ処理システムにおいて、該データ処理装置又は制御装
置には外部装置から任意の値が設定可能なアドレスレジ
スタを設け、該アドレスレジスタの出力と前記記憶装置
へのアクセスアドレスとの一致検出回路と、書込みデー
タとして本来のデータとは別に１ないし複数ピントのフ
ラグビットと、前記一致検出回路の一致出方により、前
記フラグピントを特定のデータパターンに設定し得る回
路と、前記記憶装置から読み出したデータの内の前記フ
ラグビットの部分が特定のデータパターンであることを
検出した時、該データ処理装置又は制御装置の動作を停
止させる機能を具備することによって達成される。
アクセスするデータ処理装置又は制御装置を有するデー
タ処理システムにおいて、該データ処理装置又は制御装
置には外部装置から任意の値が設定可能なアドレスレジ
スタを設け、該アドレスレジスタの出力と前記記憶装置
へのアクセスアドレスとの一致検出回路と、書込みデー
タとして本来のデータとは別に１ないし複数ピントのフ
ラグビットと、前記一致検出回路の一致出方により、前
記フラグピントを特定のデータパターンに設定し得る回
路と、前記記憶装置から読み出したデータの内の前記フ
ラグビットの部分が特定のデータパターンであることを
検出した時、該データ処理装置又は制御装置の動作を停
止させる機能を具備することによって達成される。
ｉｆ） 発明の実施例
以下本発明を図面によって詳述する。図に本発明の１実
施例を示す。
施例を示す。
通常、記憶装置にデータを書き込む時は書き込みデータ
（同）とアドレス（ＡＤ）と書き込み要求信号（Ｗｉｌ
ｌ ）を書き込み要求元であるデータ処理装置（図示せ
ず）から送ってくる。書き込みデータ（−Ｄ）は書き込
みデータレジスタ（ＷＤＲ） ２１にセットし、アドレ
ス（八Ｄ）はアドレスレジスタ（ΔＤＲ） ３にセット
し、書き込み要求信号（ＷＲＱ ）を受は取った書き込
み制御回路（ＷＥ ＧＥＮ） ４は書き込みパルス（Ｗ
Ｅ）を所定のタイミングに発生して、記憶装置のデータ
部（ＭＤ） １１に書き込む。
（同）とアドレス（ＡＤ）と書き込み要求信号（Ｗｉｌ
ｌ ）を書き込み要求元であるデータ処理装置（図示せ
ず）から送ってくる。書き込みデータ（−Ｄ）は書き込
みデータレジスタ（ＷＤＲ） ２１にセットし、アドレ
ス（八Ｄ）はアドレスレジスタ（ΔＤＲ） ３にセット
し、書き込み要求信号（ＷＲＱ ）を受は取った書き込
み制御回路（ＷＥ ＧＥＮ） ４は書き込みパルス（Ｗ
Ｅ）を所定のタイミングに発生して、記憶装置のデータ
部（ＭＤ） １１に書き込む。
この動作において、比較アドレスレジスタ（ｃＡＲ）
５１（７）有効表示子（ＣＡＶ ） ５２がオフ （＝
０ ） Ｔ：あれば論理積回路（Ａ４） ６の出力であ
るフラグ設定信号（ＦＳ）はオフとなり、これによって
特定フラグパターン発生回路（Ｇｌ） ７の出力である
フラグデータ（ＦＤ）は無効パターン（例えば、全″０
”）データとなり、これが書き込みフラグレジスタ（Ｗ
ＦＲ） ２２にセントされ、前述の書き込みパルス（Ｉ
ＱＥ）により記憶装置のフラグ部（ＭＰ） １２に書き
込まれる。
５１（７）有効表示子（ＣＡＶ ） ５２がオフ （＝
０ ） Ｔ：あれば論理積回路（Ａ４） ６の出力であ
るフラグ設定信号（ＦＳ）はオフとなり、これによって
特定フラグパターン発生回路（Ｇｌ） ７の出力である
フラグデータ（ＦＤ）は無効パターン（例えば、全″０
”）データとなり、これが書き込みフラグレジスタ（Ｗ
ＦＲ） ２２にセントされ、前述の書き込みパルス（Ｉ
ＱＥ）により記憶装置のフラグ部（ＭＰ） １２に書き
込まれる。
又、この動作において、比較アドレス（ＣＡＤ ）が外
部装置から何らかの手段〔例えばデータ処理装置の操作
パネルにあるデータキーによる手段。
部装置から何らかの手段〔例えばデータ処理装置の操作
パネルにあるデータキーによる手段。
又はザービスプロセンサー（図示せず）からのレジスタ
設定コマンドによる手段等が考えられる〕で比較アドレ
スレジスタ（ＣＡＲ） ５１に予め設定され、その時有
効表示設定信号（ＣＡＳ ）により有効表示子（ＣＡＶ
） ５２がオン（＝１）になっていると、その後書き
込み要求信号（ＷＲＱ ）と共に送られてきたアドレス
（ＡＤ）は比較アドレスレジスタ（ＣＡＲ）５１の値と
比較回路（ＣＩ） ８で比較され、一致した時論理積回
路（Ａ４） ６の出力であるフラグ設定信号（ＦＳ）は
オンとなり、特定フラグパターン発生回路（Ｇｌ） ７
の出力であるフラグデータ（ＦＤ ’）は特定パターン
（例えば、全“１”）データとなり、これが書き込みフ
ラグレジスタ（ＷＦＲ）２２にセントされ、前述の書き
込みパルス（ＷＥ）により記憶装置のフラグ部（ＭＦ）
１２に書き込まれる。
設定コマンドによる手段等が考えられる〕で比較アドレ
スレジスタ（ＣＡＲ） ５１に予め設定され、その時有
効表示設定信号（ＣＡＳ ）により有効表示子（ＣＡＶ
） ５２がオン（＝１）になっていると、その後書き
込み要求信号（ＷＲＱ ）と共に送られてきたアドレス
（ＡＤ）は比較アドレスレジスタ（ＣＡＲ）５１の値と
比較回路（ＣＩ） ８で比較され、一致した時論理積回
路（Ａ４） ６の出力であるフラグ設定信号（ＦＳ）は
オンとなり、特定フラグパターン発生回路（Ｇｌ） ７
の出力であるフラグデータ（ＦＤ ’）は特定パターン
（例えば、全“１”）データとなり、これが書き込みフ
ラグレジスタ（ＷＦＲ）２２にセントされ、前述の書き
込みパルス（ＷＥ）により記憶装置のフラグ部（ＭＦ）
１２に書き込まれる。
又、通常記憶装置からデータを読み出す時は、アドレス
（ＡＤ）と読み出し要求信号（ＲＲＱ ）が読み出し要
求元であるデータ処理装置から送られててる。アドレス
（八Ｄ）はアドレスレジスタ（八ＤＲ）３に設定し、記
憶装置のデータ部（ＭＤ） １１から読み出されたデー
タは読み出しデータレジスタ（ＲＤＩ？ ）旧に設定さ
れ、記憶装置のフラグ部（ＭＦ）１２から読み出された
データは読み出しフラグレジスタ（ＲＦ’Ｒ） ９２に
設定される。
（ＡＤ）と読み出し要求信号（ＲＲＱ ）が読み出し要
求元であるデータ処理装置から送られててる。アドレス
（八Ｄ）はアドレスレジスタ（八ＤＲ）３に設定し、記
憶装置のデータ部（ＭＤ） １１から読み出されたデー
タは読み出しデータレジスタ（ＲＤＩ？ ）旧に設定さ
れ、記憶装置のフラグ部（ＭＦ）１２から読み出された
データは読み出しフラグレジスタ（ＲＦ’Ｒ） ９２に
設定される。
読み出し要求信号（１？ＲＱ ）を受は取った読み出し
制御回路（Ｒ５ＧＥＮ） １０は読み出しストローブ信
号（１？ｓ）を所定のタイミングで発生し、このストロ
ーブ信号（Ｒ５）がオンということにより読み出しデー
タレジスタ（ＲＤＲ） ９１の値を論理積回路（ＡＩ）
１１１を介して読み出しデータ（Ｉｌ＋））として要
求元であるデータ処理装置へ送出する。
制御回路（Ｒ５ＧＥＮ） １０は読み出しストローブ信
号（１？ｓ）を所定のタイミングで発生し、このストロ
ーブ信号（Ｒ５）がオンということにより読み出しデー
タレジスタ（ＲＤＲ） ９１の値を論理積回路（ＡＩ）
１１１を介して読み出しデータ（Ｉｌ＋））として要
求元であるデータ処理装置へ送出する。
この時、読み出しフラグレジスタ（ＲＦＰ ）９２の値
は特定パターンデータ検出回路（Ｃ２） １１２で特定
パターンであるかどうかがチェックされ、無効データパ
ターンであった時には特定パターンデータ検出回路（Ｃ
２） １１２の出力であるストップ条件信号（Ｓｌ）は
オフであるが、特定パターンであった時にはストップ条
件信号（ｓｌ）はオンとなり論理積回路（Ａ２） １２
１を通って、クロックストップ条件フリップフロップ（
ＦＦＩ ） １３がセ・ノドされる。
は特定パターンデータ検出回路（Ｃ２） １１２で特定
パターンであるかどうかがチェックされ、無効データパ
ターンであった時には特定パターンデータ検出回路（Ｃ
２） １１２の出力であるストップ条件信号（Ｓｌ）は
オフであるが、特定パターンであった時にはストップ条
件信号（ｓｌ）はオンとなり論理積回路（Ａ２） １２
１を通って、クロックストップ条件フリップフロップ（
ＦＦＩ ） １３がセ・ノドされる。
このクロックストップ条件フリップフロップ（ＦＦ１）
１３はセント、リセットタイプのフリップフロップであ
り、一旦セント信号によりセットされるとリセット信号
（ＲＥＳＥＴ ）がこない限りリセットされないように
なっている。
１３はセント、リセットタイプのフリップフロップであ
り、一旦セント信号によりセットされるとリセット信号
（ＲＥＳＥＴ ）がこない限りリセットされないように
なっている。
このクロックストップ条件フリップフロップ（ＦＦＩ
） １３がオンの間、否定回路（Ｎｌ） １４及び論理
積回路（Ａ３） １５により、クロック発生回路（Ｇ２
）の出力であるシステム各部へのクロック信号（ｃＬＫ
）は出なくなりシステムは停止する。
） １３がオンの間、否定回路（Ｎｌ） １４及び論理
積回路（Ａ３） １５により、クロック発生回路（Ｇ２
）の出力であるシステム各部へのクロック信号（ｃＬＫ
）は出なくなりシステムは停止する。
（ｇｌ 発明の効果
以上詳細に説明したように、本発明によればデータ処理
システムの記憶装置内に設６）られたフラグ部に、予め
アドレス対応に特定パターンを書き込んでおくことによ
り、データ処理装置が前記記憶装置をアクセスした時、
そのアドレスに対応したフラグを読み出し、前記特定パ
ターンであることを検出するだけで、直ちに該デ〜り処
理装置を停止させることができ、該アクセスした記憶装
置のデータが処理されることを防止でき、データ処理装
置の障害解析を容易にする効果がある。
システムの記憶装置内に設６）られたフラグ部に、予め
アドレス対応に特定パターンを書き込んでおくことによ
り、データ処理装置が前記記憶装置をアクセスした時、
そのアドレスに対応したフラグを読み出し、前記特定パ
ターンであることを検出するだけで、直ちに該デ〜り処
理装置を停止させることができ、該アクセスした記憶装
置のデータが処理されることを防止でき、データ処理装
置の障害解析を容易にする効果がある。
図は本発明の１実施例を示す図である。図において
５１−−−−−一比較アドレスレジスタ（ＣＡＲ）５２
−−−−−一有効表示子（ＣＡＶ ）８−−−−−一比
較回路（Ｃ１） ７−−−−−−−特定フラグパターン発生回路（Ｇ１）
２１−−−−一書き込みデータレジスタ（會Ｄｌ？ ）
２２−−−−書き込みフラグレジスタ（ＷＩ’Ｒ）１１
−−−−−−データ部（ＭＤ） １２＝−・−フラグ部（ＭＦ） ９１−−−一読み出しデータレジスタ（ＲＤＲ）９２−
−−−−読み出しフラグレジスタ（ＲＦＰ ）４−・−
書き込み制御回路（匈Ｅ ＧＥＮ）３−−−−−−アド
レスレジスタ（八ＤＲ）１１２−特定パターンデータ検
出回路（Ｃ２）１０−−−−−−−読み出し制御回路（
Ｒ３ＧＥＮ）１３−−−−−クロックストップ条件フリ
ップフロップ（ＦＦＩ ） １６−−−−−−クロ・７り発生回路（Ｇ２）嬰Ｅ−−
−−−−−書き込みパルス ＦＳ−−−−−−フラグ設定信号 ＦＤ−−−−−−−フラグデータ Ｓ Ｌ−−−−−−ストップ条件信号 Ｒ５−−−−−−−読み出しストローブ信号である。 −占：牟愁１
−−−−−一有効表示子（ＣＡＶ ）８−−−−−一比
較回路（Ｃ１） ７−−−−−−−特定フラグパターン発生回路（Ｇ１）
２１−−−−一書き込みデータレジスタ（會Ｄｌ？ ）
２２−−−−書き込みフラグレジスタ（ＷＩ’Ｒ）１１
−−−−−−データ部（ＭＤ） １２＝−・−フラグ部（ＭＦ） ９１−−−一読み出しデータレジスタ（ＲＤＲ）９２−
−−−−読み出しフラグレジスタ（ＲＦＰ ）４−・−
書き込み制御回路（匈Ｅ ＧＥＮ）３−−−−−−アド
レスレジスタ（八ＤＲ）１１２−特定パターンデータ検
出回路（Ｃ２）１０−−−−−−−読み出し制御回路（
Ｒ３ＧＥＮ）１３−−−−−クロックストップ条件フリ
ップフロップ（ＦＦＩ ） １６−−−−−−クロ・７り発生回路（Ｇ２）嬰Ｅ−−
−−−−−書き込みパルス ＦＳ−−−−−−フラグ設定信号 ＦＤ−−−−−−−フラグデータ Ｓ Ｌ−−−−−−ストップ条件信号 Ｒ５−−−−−−−読み出しストローブ信号である。 −占：牟愁１
Claims (1)
- 記憶装置と、それをアクセスするデータ処理装置又は制
御装置を有するデータ処理システムにおいて、該データ
処理装置又は制御装置には外部装置から任意の値が設定
可能なアドレスレジスタを設け、該アドレスレジスタの
出力と前記記憶装置へのアクセスアドレスとの一致検出
回路と、書込みデータとして本来のデータとは別に１な
いし複数ピントのフラグビットと、前記一致検出回路の
一致出力により、前記フラグビットを特定のデータパタ
ーンに設定し得る回路と、前記記憶装置から読み出した
データの内の前記フラグビットの部分が特定のデータパ
ターンであることを検出した時、該データ処理装置又は
制御装置の動作を停止させる機能を具備したことを特徴
とするデバッグ方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58054246A JPS59178553A (ja) | 1983-03-30 | 1983-03-30 | デバツグ方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58054246A JPS59178553A (ja) | 1983-03-30 | 1983-03-30 | デバツグ方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59178553A true JPS59178553A (ja) | 1984-10-09 |
Family
ID=12965179
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58054246A Pending JPS59178553A (ja) | 1983-03-30 | 1983-03-30 | デバツグ方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59178553A (ja) |
-
1983
- 1983-03-30 JP JP58054246A patent/JPS59178553A/ja active Pending
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