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JPS59171318A - Programmable switch circuit - Google Patents

Programmable switch circuit

Info

Publication number
JPS59171318A
JPS59171318A JP58045455A JP4545583A JPS59171318A JP S59171318 A JPS59171318 A JP S59171318A JP 58045455 A JP58045455 A JP 58045455A JP 4545583 A JP4545583 A JP 4545583A JP S59171318 A JPS59171318 A JP S59171318A
Authority
JP
Japan
Prior art keywords
circuit
fuse
potential
switch circuit
signal
Prior art date
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Application number
JP58045455A
Other languages
Japanese (ja)
Other versions
JPH0437605B2 (en
Inventor
Yukimasa Uchida
内田 幸正
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP58045455A priority Critical patent/JPS59171318A/en
Publication of JPS59171318A publication Critical patent/JPS59171318A/en
Publication of JPH0437605B2 publication Critical patent/JPH0437605B2/ja
Granted legal-status Critical Current

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    • HELECTRICITY
    • H03ELECTRONIC CIRCUITRY
    • H03KPULSE TECHNIQUE
    • H03K17/00Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/51Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
    • H03K17/56Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
    • H03K17/687Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors
    • H03K17/6877Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors the control circuit comprising active elements different from those used in the output circuit

Landscapes

  • Techniques For Improving Reliability Of Storages (AREA)
  • Electronic Switches (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)

Abstract

PURPOSE:To improve the circuit integrating density and operating speed and to realize low power consumption by connecting a connecting point between a fuse element and a high resistive element to a gate of an MOS transistor (TR) having a transfer gate function directly and connecting a capacitor in parallel with the high resistive element of the fuse circuit. CONSTITUTION:The fuse circuit comprising a series circuit of the fuse element F and the high resistive element RL is provided between a ground potential source VSS and a power supply terminal VCC. The capacitor C1 is connected in parallel with the high resistive element RL of the fuse circuit. When the fuse element F is not blown and a signal applied to a terminal 1 of the MOSTR T is a signal changed pulsively, the changing state of this signal is fed back to a connecting point A to the fuse circuit via a gate capacitor CG and since the potential at the said connecting point A is set via the fuse element of a low resistance in this case the operation of the MOS TRT is made stable.

Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明d:、T、SI等の半導体装置におい′C%に冗
長回路として使用されるノログラム可能スイッチ回路に
関する。
DETAILED DESCRIPTION OF THE INVENTION [Technical Field of the Invention] The present invention d: relates to a nonogrammable switch circuit used as a redundant circuit in semiconductor devices such as T, SI, etc.

〔発明の技術的背景〕[Technical background of the invention]

近年、MOS LSIの集積度が著しく高くなっている
が、この集積度の高まりと共に1つの半導体ペレットに
おける素子の欠陥発生率が高くなり、また回路も大規模
化、複雑化している。このだめ半導体にレットの歩留υ
を改善する目的で、欠陥救済技術としての冗長回路技術
や、設計の自由度の向上或いは動作マージンの向」−を
目的とした冗長回路技術が注目されている。
In recent years, the degree of integration of MOS LSIs has increased significantly, but with this increase in degree of integration, the rate of occurrence of defects in elements in one semiconductor pellet has increased, and circuits have also become larger and more complex. Let's yield υ for this useless semiconductor
In order to improve this, redundant circuit technology as a defect relief technology and redundant circuit technology aimed at improving the degree of freedom in design or increasing the operating margin are attracting attention.

上記のような冗長回路技術の1つとして、所定の機能を
有する主回路に、プログラム可能Aヒユーズ素子とヒユ
ーズ素子の′fログラム状態に応じてr−トがオン、オ
フするトランスフ丁r−ト回路とから成るいわゆるプロ
グラム可能スイッチ回路構成の冗長回路を付加させ、こ
の冗長回路により主回路の状態を設定するものがある。
As one of the redundant circuit technologies described above, a programmable fuse element and a transfer circuit that turns on and off according to the program state of the fuse element are installed in the main circuit having a predetermined function. Some devices add a redundant circuit of a so-called programmable switch circuit configuration consisting of a circuit and set the state of the main circuit by this redundant circuit.

従来のこの種のトランスフ丁r−ト機能を有するプログ
ラム可能スイッチ回路の例を第1図に示す。図において
、一端が電、源端子Vecに接続されたヒーーズ素子F
と一端が接地電位源vs[lに接続された高抵抗素子R
Lとの直列回路から成るいわゆるヒユーズ回路が構成さ
れる。上記高抵抗素イRLとヒユーズ素子Fとの接続点
AはNチャネルMO8)ランジスタNlとPチャネルM
O8)ランジスタP、との直列接続よシなるCMO8構
成のインバータ回路の人力点に接続され、インバータ回
路の出力端子Bがトランスフアrトを構成するMOSト
ランジスタTのデートに接続されている。このトランス
フ丁r−H1二回路の一部と接続し7ておゆ、このトラ
ンファダ−トの導通遮断状態により主回路の状態を適宜
設定する。
An example of a conventional programmable switch circuit having a transfer function of this type is shown in FIG. In the figure, a heating element F whose one end is connected to the power source terminal Vec
and a high resistance element R whose one end is connected to a ground potential source vs[l
A so-called fuse circuit consisting of a series circuit with L is constructed. The connection point A between the high resistance element IRL and the fuse element F is an N-channel MO8) transistor Nl and a P-channel M.
O8) It is connected to the input point of an inverter circuit having a CMO8 configuration, which is connected in series with transistor P, and the output terminal B of the inverter circuit is connected to the date of the MOS transistor T that constitutes the transfer circuit. It is connected to a part of this transfer dart R-H1 dual circuit 7, and the state of the main circuit is appropriately set depending on the conduction cutoff state of this transfer dart.

このような冗長回路において、ヒユーズ素子Fが接続状
態にあると、MOS Lランジスタテのダート電位がv
0レベルとなってMOSトランジスタTがNチャネルM
O8であればトランスファダートはオフ状態となる。ま
た、ヒユーズ回路Fが切断状態である場合には、Nチャ
ネルMO8のMOS )ランジスタTのr−ト電位け■
ccレベルとなってトランスファr−トはオン状態とな
る。
In such a redundant circuit, when the fuse element F is in the connected state, the dirt potential of the MOS L transistor state becomes v
becomes 0 level and MOS transistor T becomes N channel M.
If it is O8, the transfer dart is turned off. In addition, when the fuse circuit F is in a disconnected state, the r-to potential of the N-channel MO8 transistor T is
The transfer rate becomes cc level and the transfer port is turned on.

逆にMOS )ランソスタTがPチャネルMO8で構成
されている場合には、ヒーーズ素子Fが接続状態のとき
にこのMOSトランジスタTでm成されているトランス
フ丁ケ9−トはオン状態となり、ヒユーズ素子Fが切断
状態でトランスフ丁r−トがオフ状態となる。
Conversely, when the MOS transistor T is configured with a P-channel MO8, when the fuse element F is in the connected state, the transformer gate formed by the MOS transistor T is turned on, and the fuse is turned on. When the element F is in the disconnected state, the transfer shaft is in the off state.

このトランスファダートとなるトランジスタTのソース
或いはドレインの一方すなわち端子1には、図示しない
主回路の状態の設定に関する信号が供給され、この信号
はトランスファダートがオン状態ならば端子2に伝搬し
、トランスファダートがオフ状態であれば、端子1の信
号は端子2には伝搬されない。
A signal related to setting the state of the main circuit (not shown) is supplied to either the source or the drain of the transistor T, which serves as the transfer dart, or to the terminal 1. If the transfer dart is in the on state, this signal is propagated to the terminal 2, and the transfer When dart is in the off state, the signal at terminal 1 is not propagated to terminal 2.

〔背景技術の問題点〕[Problems with background technology]

ところで、上記のような回路において、ヒユーズ回路と
トランスフアr−トとの間に設けられているインバータ
は広い面積を占有し、半導体装置の集積度の向上全阻害
するものである。
By the way, in the above-mentioned circuit, the inverter provided between the fuse circuit and the transfer circuit occupies a large area, which completely hinders the improvement in the degree of integration of the semiconductor device.

しかしながら、このインバータは、プログラム可能スイ
ッチ回路の動作の安定化のためには必要なものであった
。すなわち、MOSトランジスタTには、r−トと、ソ
ース、ドレインおよびチャネルとの間の静電容量すなわ
ちr−)容量CGが存在し、MOSトランジスタTの端
子1に供給される信号の変化がこのデート容量Coを介
してMOS トランジスタTのf−)にフィードバック
する。ここで、もしインバータがなく、と5− 一−ズ素子Fが切断状態であるとすれば、r −ト電位
は高抵抗素子RLを介し2て設定されるため、上記端子
1における信号変化によりMOSトランジスタTのr−
ト電位が不安定となり、トランスファf−トの動作が不
安定となる。
However, this inverter was necessary to stabilize the operation of the programmable switch circuit. That is, in the MOS transistor T, there is an electrostatic capacitance (r-) capacitance CG between r-t, source, drain, and channel, and a change in the signal supplied to terminal 1 of the MOS transistor T is caused by this capacitance. It is fed back to f-) of the MOS transistor T via the date capacitor Co. Here, if there is no inverter and the first element F is in the disconnected state, the r-to potential is set via the high resistance element RL, so the change in the signal at the terminal 1 causes r- of MOS transistor T
The transfer f-to potential becomes unstable, and the operation of the transfer f-to becomes unstable.

また、上記のようなヒユーズ回路と、トランスフ丁ケ9
−トどの間にインバータを有するプログラム可能スイッ
チ回路において、ヒ・−−ズ回路の一端に一定電位源で
はなく、例えばクロック信号などのパルス信号が供給さ
れる用いられ方をする場合がある。この場合には、接続
点Aにおける信号はインバータを介してトランジスタT
に供給されるため、上記インバータによる信号伝搬の遅
れが生じ、プログラム可能スイッチ回路の動作速度が低
いという欠点があり、さらに加えてこの場合には、イン
バータにおける電力消費も大きいという問題点もあった
In addition, the fuse circuit as described above and the transformer
In a programmable switch circuit having an inverter between the fuse circuit and the fuse circuit, a pulse signal such as a clock signal is sometimes supplied to one end of the fuse circuit instead of a constant potential source. In this case, the signal at the connection point A is passed through the inverter to the transistor T.
Since the inverter is supplied to the inverter, there is a delay in signal propagation, and the operation speed of the programmable switch circuit is low.Additionally, in this case, there is also the problem that the inverter consumes a large amount of power. .

〔発明の目的〕[Purpose of the invention]

本発明は上記のような点に鑑みなされたものでその目的
とするところは、回路の動作の安定6− 性を十〇なりことなく集積密度および動作速度の向−ト
と低消費′電力化を実現できる構成の簡単な7″oグラ
ム可能スイ、子回路を提供することにある。
The present invention has been devised in view of the above points, and its purpose is to improve the integration density and operating speed, and to reduce power consumption, while improving the stability of circuit operation. The object of the present invention is to provide a simple 7'' O-gram switch and slave circuit with a simple configuration that can realize the following.

〔発明の概帰〕[Summary of the invention]

すなわちこの発明に係るプログラム可能スイッチ回路で
は、と−−ズ素子ど高抵抗素子との直列回路よりなるヒ
ーーズ回路において上記ヒーーズ素子と高抵抗素子との
接続点を直接トランスフ丁r−4機能を山するMOS 
)ランジスタのr−トに接続するとともに、上記ビー−
ズ回路の高抵抗素子Rt、に並列にキャパシタを接続し
たものである。
That is, in the programmable switch circuit according to the present invention, in a heating circuit consisting of a series circuit with a high resistance element and a high resistance element, the connection point between the heating element and the high resistance element is directly connected to the transfer function. MOS
) to the r-to of the transistor, and the above-mentioned beat.
A capacitor is connected in parallel to the high resistance element Rt of the circuit.

そして、ト記ギヤ・母シタは、実用的には、上■己MO
8)ランジスタのr−hからドレイン、チャネル、ソー
スを見た全y’−ト容tcoと同等或いはそれよりも大
きい静電容量を有するものが望−J L、い。
And, in practical terms, the gear/mother position is the upper
8) It is desirable to have a capacitance equal to or larger than the total capacitance tco of the transistor from rh to drain, channel, and source.

〔発明の実施例〕[Embodiments of the invention]

以下図面を参照してこの発明の一実施例を説明する。第
2図に示すように、接地電位源VIlsと電源端子■。
An embodiment of the present invention will be described below with reference to the drawings. As shown in FIG. 2, the ground potential source VIls and the power supply terminal ■.

、との間にヒユーズ回路Fと高抵抗素子RLO1U列回
路からなるヒーーズ回路を設ける。このヒユ−ズ回路の
高抵抗素子RLの両端に並列にギヤ・ぐシタC1を接続
する。゛まだ、上に直接接続する。このトランジスタT
のソースまたはドレインとなる端イノにLj、信号が供
給さねている。
, a fuse circuit consisting of a fuse circuit F and a high resistance element RLO1U column circuit is provided between. A gear resistor C1 is connected in parallel to both ends of the high resistance element RL of this fuse circuit.゛Still, connect directly to the top. This transistor T
No signal is supplied to the terminal Lj, which becomes the source or drain of Lj.

ここで、上記キャパシタC1の容量−は、MOSトラン
ジスタTのr−トからソース領域、チャネル領域、トン
イン領域のそれぞれをのぞむ静電容量値CaB+ CG
et CoDの和すなわち全r−・ト容量CGよpも少
なくとも大きくなるように設定する。また、高抵抗素子
RLけ、ヒーーズ素子Fが接続状態の場合の電力消費を
減らすため、その抵抗値を10顯以上の値に選ぶ。この
実施例では100GΩの抵抗値を有する高抵抗素子を用
いる。(通常、使われる範囲はMΩオーダーから数10
0GΩ程度である。) ここC1ヒユーズ素子Fが接続状態であり、MOS )
ランジスタTの端子1に供給される信号がノ千ルス状に
変化する信号であった場合、この何月の変化状態はr−
)容MkCaを介してヒユーズ回路の接続点Aにフィー
ドバックされるが、この場合には低抵抗のヒユーズ素子
Fを介して上記接続点Aの電位が設定されるため、MO
S )ランゾスタTの動作は安定している。
Here, the capacitance of the capacitor C1 is the capacitance value CaB+ CG extending from the r-t of the MOS transistor T to the source region, channel region, and tunnel region, respectively.
The sum of et CoD, that is, the total r-.t capacitance CG, is also set to be at least large. Further, in order to reduce power consumption when the high resistance element RL and the heating element F are in a connected state, their resistance values are selected to be 10 or more. In this embodiment, a high resistance element having a resistance value of 100 GΩ is used. (Usually, the range used is from the MΩ order to several tens of
It is about 0GΩ. ) Here, C1 fuse element F is in a connected state, and MOS )
If the signal supplied to terminal 1 of transistor T is a signal that changes in a thousand ruth pattern, the state of change in these months is r-
) is fed back to the connection point A of the fuse circuit via the capacitor MkCa, but in this case, the potential of the connection point A is set via the low resistance fuse element F, so the MO
S) The operation of Lanzostar T is stable.

次に、ヒユーズ素子Fが切断状態にある場合について述
べる。との場合には、直列接続点Aの電位はギヤ・ヤシ
タC1と高抵抗素子RLを介して設定され高電位のV。
Next, a case where fuse element F is in a disconnected state will be described. In this case, the potential at the series connection point A is set to a high potential V via the gear/coast C1 and the high resistance element RL.

Cレベルとなる。従って、MOS )ランジスタTは導
通し、端子1と端子2との間を信号が伝搬する。
It will be C level. Therefore, the MOS transistor T becomes conductive, and a signal propagates between terminals 1 and 2.

とこで、端子1と端子2間を伝搬する信号が/4’ルス
状の変化する信号であった場合、この何月の変化状態は
r−ト容量CGを通じてヒユーズ回路の接続点Aにフィ
ードバックし干渉を起こすが、この干渉効果は高抵抗素
子RLと並列に接9− 続されたキャパシタC1の存在により r Ca/ (C1十Ca )Jに低減される。このた
め、MOS )ランソスタTから成るトランスファr 
−トは安定にU1作する。
Now, if the signal propagating between terminals 1 and 2 is a signal that changes in a /4' loop shape, the changing state of this month is fed back to the connection point A of the fuse circuit through the r-t capacitor CG. However, this interference effect is reduced to rCa/(C10Ca)J due to the presence of the capacitor C1 connected in parallel with the high resistance element RL. For this reason, a transfer r consisting of a MOS) lansostar T
-T is a stable U1 player.

なお勿論、上記のようなプログラム可能スイッチ回路の
MOS トランジスタTはNチャネルMOSに限らすP
チャネルMO8で構成することができ、この場合にはト
ランスフ丁r−トのメン・オフ状態がNチャネルMOS
の揚台と逆になる。
Of course, the MOS transistor T of the programmable switch circuit as described above is limited to an N-channel MOS P.
It can be configured with channel MO8, and in this case, the transfer gate's main off state is N channel MOS.
It will be the opposite of the lifting platform.

第3図に示すものは、ヒユーズ回路に供給−する電位源
全通にしたもので、ヒユーズ素子Fのm続・切断関係と
、トランスフ了り′−トのオン・オフ関係とが第2図の
実施例と逆になる。
In the case shown in Fig. 3, the potential source supplied to the fuse circuit is connected to the entire circuit, and the connection/disconnection relationship of the fuse element F and the on/off relationship of the transfer terminal are shown in Fig. 2. This is the opposite of the embodiment.

第4図に示すものは第2図のプログラム可能スイッチ回
路におけるヒユーズ回路の抵抗素子側の端子に電位源■
coの代わりに例えばクロック信号φを力えヒユーズ側
の端子にバイアス電圧v!lを与えるようにしたもので
ある。
The one shown in Figure 4 is a potential source connected to the resistor element side terminal of the fuse circuit in the programmable switch circuit of Figure 2.
Apply, for example, a clock signal φ instead of co, and apply a bias voltage v! to the fuse side terminal. It is designed to give l.

ここで、ヒユーズ素子Fが接続状態であるときには、接
続点Aの電位は、はぼ低抵抗のし一一10− ズ素子Fを介して印加されるバイアス電圧VBに同定さ
れ、トランスフ丁r−トのMOS トランジスタTは、
一定の状態に設定される。
Here, when the fuse element F is in the connected state, the potential at the connection point A is identified by the bias voltage VB applied through the fuse element F, which has a very low resistance, and the transfer voltage r- The MOS transistor T is
Set to a constant state.

−・方、ヒユーズ素子Fが切断状態である場合は、接続
点Aの電位は高抵抗素子RLとギヤ・卆シタC1との並
列回路に供給されるクロック信号φの電位に設定され、
クロック信号φに応じてトランスファy−ト回路のMO
S トランジスタTが制御される。
- On the other hand, when the fuse element F is in the disconnected state, the potential of the connection point A is set to the potential of the clock signal φ supplied to the parallel circuit of the high resistance element RL and the gear/disk capacitor C1,
MO of the transfer circuit according to the clock signal φ
S transistor T is controlled.

この場合には、ギヤノ4シタC1によす、MOSトラン
ジスタTを介して伝達する信号の変化がヒユーズ回路の
接続点Aに及ばず影響を低減できるだけでなく、上記ク
ロック信号φをほとんト遅延なくMOSトランジスタT
に供給することができる。これは、クロック信号φの変
化がC1,≧CGなるギヤ・母シタC1を介してMOS
トランジスタTに供給されるとともに従来用いられてい
たインバータにおける動作の遅れがないためである。
In this case, not only can the change in the signal transmitted via the MOS transistor T by the gear shifter C1 not reach the connection point A of the fuse circuit, reducing the influence, but also the clock signal φ can be transmitted with almost no delay. MOS transistor T
can be supplied to This is achieved by changing the clock signal φ to the MOS via the gear/mother C1 such that C1, ≧CG.
This is because there is no delay in the operation of the inverter that is supplied to the transistor T and is conventionally used.

さらに動作速度だけでなく、インバータを必要としない
ために、その分の消費軍1力も削減でき、まだ、CMO
Sのインバータに比らべればギヤ・(シタC,は小さい
面積で形成することができることから素子の高乗積化に
も寄りできる。
Furthermore, not only the operating speed is improved, but since no inverter is required, power consumption can be reduced accordingly, and it is still possible to use CMO.
Compared to the S inverter, the gear (C) can be formed in a smaller area, so it is possible to increase the multiplication factor of the element.

なお、この場合も第5図に示すようにクロ。In addition, in this case as well, as shown in FIG.

り信号φとバイアス電圧■1lfr:Oヒ一一−ズ回路
の逆の端子に与えても良いことは明らかで、さらに、ヒ
ユーズ回路に力える情けは、クロック信号とバイアス電
圧VBとに限らず、適宜主回路の制御状態に応じた・千
ルス状信号を供給することができる。
It is clear that the signal φ and the bias voltage 1lfr:O may be applied to the opposite terminals of the fuse circuit, and furthermore, the effects applied to the fuse circuit are not limited to the clock signal and the bias voltage VB. , it is possible to supply a pulse-like signal according to the control state of the main circuit as appropriate.

なお、上記実施例では、キャパシタC1O答量をMOS
 トランジスタTcIr−ト容量CG (通常数fFか
ら数百fF )よシも太き(・IXものとしたが、Φヤ
パシタC1の容量は、上記r−ト容量C。
In addition, in the above embodiment, the capacitor C1O response amount is MOS
The capacitance of the transistor Tcl is larger than the capacitance CG (usually several fF to several hundred fF) (.IX), but the capacitance of the Φ capacitance C1 is the capacitance C shown above.

よりも小さくてもある程度の効果は得られる。Even if it is smaller than that, some effect can be obtained.

しかしながら、q′;CGに設定した場合、半導体装置
によっては不充分な場合もある。ギヤノ9シタCtの容
量をMOS )ランゾスタTの)1に−1−@量Caの
2倍程度に設定すれは殆んどの仕様の半導体装置;゛に
おいて充分な幼芽が得られ、勿論2倍以上あればさらに
良い。この場合に例えば自ξ3xc、に設定したとして
も、従来のCMOS構成のインバータが専有する素子面
積に比らべてギヤ・等シタC1の面積は小さくて済むも
のである。
However, setting q'; CG may be insufficient depending on the semiconductor device. By setting the capacity of Giano9SitaCt to about twice the amount of Ca in MOS) Lanzosta T), sufficient seedlings can be obtained in most specifications of semiconductor devices; Anything above that is even better. In this case, even if it is set to ξ3xc, for example, the area of the gear equalizer C1 is smaller than the element area occupied by a conventional CMOS-configured inverter.

〔発明の動床〕[The moving bed of invention]

以上のようにこの発明によれば、半導体4レツト十で広
い占有面積を占めるインバータを使用することなくトラ
ンスフアf−1の動作の安定化を図ることができるため
、集積密度および動作速度の向上と低消費電化を実現で
きる簡素な構成のプログラム可能スイッチ回路を提供す
ることができる。
As described above, according to the present invention, it is possible to stabilize the operation of transfer f-1 without using an inverter that occupies a large area with four semiconductors, thereby improving integration density and operating speed. It is possible to provide a programmable switch circuit with a simple configuration that can realize low power consumption.

【図面の簡単な説明】[Brief explanation of the drawing]

第1図は従来のプログラム可能スイッチ回路を示す回路
図、第2図乃至第5図はそれぞれこの発明の一実施例を
示す回路図である。 F・・・ヒユーズ回路、RL・・・高抵抗素子、C1・
・・ギヤノ寄シタ、T・・・MOS トランジスタ。 13− 第1図 第3図 第4図 ?
FIG. 1 is a circuit diagram showing a conventional programmable switch circuit, and FIGS. 2 to 5 are circuit diagrams each showing an embodiment of the present invention. F...Fuse circuit, RL...High resistance element, C1.
・・Gianositor, T・・MOS transistor. 13- Figure 1 Figure 3 Figure 4?

Claims (4)

【特許請求の範囲】[Claims] (1)第1の電位源と第2の電位源との間に挿入された
ビーーズ素子と高抵抗素子との直列回路と、上記高抵抗
素子に並列に接続されたギヤ・9シタと、−」二記ヒー
ーーズ素子と高抵抗素子との直列接続点にr−h電極が
接続されたMOsトランジスタより成るトランスファ外
−1・素子とを具備することを特徴とするプログラム可
能スイッチ回路。
(1) A series circuit of a bead element and a high-resistance element inserted between a first potential source and a second potential source, and a gear/nine gear connected in parallel to the high-resistance element, - 2. A programmable switch circuit characterized in that it comprises a transfer element consisting of a MOs transistor having an rh electrode connected to a series connection point between the heats element and the high resistance element.
(2)  上記キャパシタが、上記MO8)ランジスタ
のデートとドレイン、チャネルおよびソースとの間の全
静電容量値よりも大きい容量値を有することを特徴とす
る特許請求の範囲第1項記載のプログラム可能スイッチ
回路。
(2) The program according to claim 1, wherein the capacitor has a capacitance value larger than the total capacitance value between the date, drain, channel, and source of the transistor MO8). Possible switch circuit.
(3)上記第1および第2の電位源が一定電位を与える
電位源であることを特徴とする特許請求の範囲第1項ま
たは第2項記載のプログラム可能スイッチ回路。
(3) The programmable switch circuit according to claim 1 or 2, wherein the first and second potential sources are potential sources that provide a constant potential.
(4)  上記第1および第2の電位源のうち少なくと
も一方が・卆ルス状の侶+−3電位を与える電位源であ
ることを特徴とする特許請求の範囲第1項または第2項
記載のノログラム可能スイッチ回路。
(4) Claim 1 or 2, characterized in that at least one of the first and second potential sources is a potential source that provides a +-3 potential in the form of a square. Norogrammable switch circuit.
JP58045455A 1983-03-18 1983-03-18 Programmable switch circuit Granted JPS59171318A (en)

Priority Applications (1)

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JP58045455A JPS59171318A (en) 1983-03-18 1983-03-18 Programmable switch circuit

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JP58045455A JPS59171318A (en) 1983-03-18 1983-03-18 Programmable switch circuit

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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6113400U (en) * 1984-06-23 1986-01-25 三菱電機株式会社 semiconductor program circuit
JPS61210715A (en) * 1985-03-14 1986-09-18 Omron Tateisi Electronics Co Circuit resistance adjusting device
JPH03203895A (en) * 1989-12-29 1991-09-05 Samsung Electron Co Ltd Semiconductor memory device having redundancy construction
US5319592A (en) * 1992-11-25 1994-06-07 Fujitsu Limited Fuse-programming circuit
JPH07142970A (en) * 1993-11-19 1995-06-02 Nec Corp Input circuit

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