JPS5916423B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPS5916423B2 JPS5916423B2 JP50019203A JP1920375A JPS5916423B2 JP S5916423 B2 JPS5916423 B2 JP S5916423B2 JP 50019203 A JP50019203 A JP 50019203A JP 1920375 A JP1920375 A JP 1920375A JP S5916423 B2 JPS5916423 B2 JP S5916423B2
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- memory
- conductivity type
- gate electrode
- floating gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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- Read Only Memory (AREA)
- Bipolar Transistors (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
- Static Random-Access Memory (AREA)
Description
【発明の詳細な説明】
この発明は電気的に記憶情報を書込・消去することので
きる不揮発性記憶機能を有する半導体集積回路に関する
。
きる不揮発性記憶機能を有する半導体集積回路に関する
。
半導体集積回路構造で高密度記憶容量を実現するために
は選択蝕刻技術の向上、導電型領域の高精度形成技術と
共にマスク設計時のパターン配置と集積回路の特性に適
した物理現象の利用がある。
は選択蝕刻技術の向上、導電型領域の高精度形成技術と
共にマスク設計時のパターン配置と集積回路の特性に適
した物理現象の利用がある。
記憶装置として適用範囲の広い不揮発性記憶装置は、主
としてＭＩＳ型電界効果トランジスタ（ＭＩＳトランジ
スタ）の絶縁ゲート膜中の浮遊ゲートや捕獲中心で正お
よび負の注入電荷を蓄積するが、この蓄積さわる電荷の
注入の制御のために、従来、メモリトランジスタと２コ
のデコード′ トランジスタをそなえ、且つ正負の電荷
注入を制御する情報線を設ける必要があわ、且つディジ
ット線間が絶縁分離されるため記憶セルの構造が複雑で
高集積密度が得られない欠点があつた。又、不揮発性記
憶装置の理想的な機能ばｌ ″および： ゛ｏ″情報が
選択書込できるランダム・アクセス・メモリ（ＲＡＭ）
の記憶機能を有することであり、且つ記憶情報を不揮発
に保持することにある。したがつてこの発明の目的は高
集積密度を有する不揮発性記憶装置を提供することにあ
る。フ 又、この発明の他の目的は高集積密度を有し且
つ被選択アドレスに対して情報゛１ ″のみならず情報
゛０″をも選択書込でき、ＲＡＭ機能を備えた不揮発性
記憶装置を提供することにある。この発明によれば、行
列方向に配置されたメモヲ りセルが一導電型半導体基
体の一主表面に第一、第二第Ξの逆導電型領域を有し、
前記第一および第二の逆導電型領域間の表面に絶縁ゲー
ト膜を介して行毎に共通の行線に結合する制御ゲート電
極を有する駆動トランジスタ（デコードトランジ０ ス
メ）が形成され、且つ前記第二および第Ξの道連型領域
間の表面に絶縁ゲート膜と浮遊ゲート電極と該電極の被
覆絶縁膜とを順次被着して上面に他の制御ゲート電極を
設けた記憶トランジスタ（メモリトランジスタ）が形成
されている半導体ｉ５装置において、前記第一および第
Ξの逆導電型領域が他のメモリセルとそれぞれ共通に接
続し、前記第二の逆導電型領域が前記半導体基体との間
に有するＰＮ接合の前記浮遊ゲート電極下の一部に前記
基体に比して礒度の一導電型領域とのＰＮ接合を有し、
且つ前記他の制御ゲート電極が同一列毎に列線に結合す
ることを特徴とする半導体装置が得られる。この半導伸
装置はメモリトランジスノの浮遊ゲートと制御ゲート電
極との間の被覆絶縁膜をチツ化シリコン、アルミナのよ
うな気相成長膜とすることにより被選択アドレスに情報
Ｘ１〃又はＸＯ〃を書込み、且っ情報Ｘ１〃８′１０″
又は情報ゞＯ″→Ｓｌｌ′へ書替えする不揮発性ＲＡＭ
が得られる。この発明の半導体装置は第一及び第三の逆
導電型領域が隣接するメモリセル毎に共用されるため記
憶回路を集積化したときの集積度が高い利点を有し、情
報書込後に全ビツト消去して再書込可能なプログラマブ
ル・リード・オンリ・メモリ（ＰＲＯＭ）もしくは被選
択アドレスに情報ゞ１１′１０″を書込可能な不揮発性
ＲＡＭとしての優れた記憶機能を有する。
としてＭＩＳ型電界効果トランジスタ（ＭＩＳトランジ
スタ）の絶縁ゲート膜中の浮遊ゲートや捕獲中心で正お
よび負の注入電荷を蓄積するが、この蓄積さわる電荷の
注入の制御のために、従来、メモリトランジスタと２コ
のデコード′ トランジスタをそなえ、且つ正負の電荷
注入を制御する情報線を設ける必要があわ、且つディジ
ット線間が絶縁分離されるため記憶セルの構造が複雑で
高集積密度が得られない欠点があつた。又、不揮発性記
憶装置の理想的な機能ばｌ ″および： ゛ｏ″情報が
選択書込できるランダム・アクセス・メモリ（ＲＡＭ）
の記憶機能を有することであり、且つ記憶情報を不揮発
に保持することにある。したがつてこの発明の目的は高
集積密度を有する不揮発性記憶装置を提供することにあ
る。フ 又、この発明の他の目的は高集積密度を有し且
つ被選択アドレスに対して情報゛１ ″のみならず情報
゛０″をも選択書込でき、ＲＡＭ機能を備えた不揮発性
記憶装置を提供することにある。この発明によれば、行
列方向に配置されたメモヲ りセルが一導電型半導体基
体の一主表面に第一、第二第Ξの逆導電型領域を有し、
前記第一および第二の逆導電型領域間の表面に絶縁ゲー
ト膜を介して行毎に共通の行線に結合する制御ゲート電
極を有する駆動トランジスタ（デコードトランジ０ ス
メ）が形成され、且つ前記第二および第Ξの道連型領域
間の表面に絶縁ゲート膜と浮遊ゲート電極と該電極の被
覆絶縁膜とを順次被着して上面に他の制御ゲート電極を
設けた記憶トランジスタ（メモリトランジスタ）が形成
されている半導体ｉ５装置において、前記第一および第
Ξの逆導電型領域が他のメモリセルとそれぞれ共通に接
続し、前記第二の逆導電型領域が前記半導体基体との間
に有するＰＮ接合の前記浮遊ゲート電極下の一部に前記
基体に比して礒度の一導電型領域とのＰＮ接合を有し、
且つ前記他の制御ゲート電極が同一列毎に列線に結合す
ることを特徴とする半導体装置が得られる。この半導伸
装置はメモリトランジスノの浮遊ゲートと制御ゲート電
極との間の被覆絶縁膜をチツ化シリコン、アルミナのよ
うな気相成長膜とすることにより被選択アドレスに情報
Ｘ１〃又はＸＯ〃を書込み、且っ情報Ｘ１〃８′１０″
又は情報ゞＯ″→Ｓｌｌ′へ書替えする不揮発性ＲＡＭ
が得られる。この発明の半導体装置は第一及び第三の逆
導電型領域が隣接するメモリセル毎に共用されるため記
憶回路を集積化したときの集積度が高い利点を有し、情
報書込後に全ビツト消去して再書込可能なプログラマブ
ル・リード・オンリ・メモリ（ＰＲＯＭ）もしくは被選
択アドレスに情報ゞ１１′１０″を書込可能な不揮発性
ＲＡＭとしての優れた記憶機能を有する。
次にこの発明の特徴をより良く理解するため、この発明
の実施例につき図を用いて証明する。
の実施例につき図を用いて証明する。
第１図はこの発明の一実施例の回路図の一部を示し、行
方向に伸びる行線Ｘｉ，Ｘｉ＋１，Ｘｉ＋２と列方向に
伸びる列線Ｙｊ，Ｙｊ＋１との交点となるアドレスにそ
れぞれＮチヤンネル型メモリトランジスタＱｒｒｌ，Ｎ
チヤンネル型デコードトランジスノＱ，訃よびダイオー
ドＤｉから成るメモリセルを備えている。メモリトラン
ジス１Ｑｍのゲート電極は列方向に伸びる列線Ｙｊ，Ｙ
ｊ＋１ＶＣ各列毎に共通結合し、デコードトランジス３
ｔＱｄのゲート電極は行方向に伸びる行線Ｘｉ，Ｘｉ＋
１，Ｘｉ＋２に行毎に共通接続する。ダイオードＤ１は
メモリトランジスノの浮遊ゲート下のＰ型シリコン基体
表面で各トランジスタＱｍ，Ｑ，を結合するＮ電領域と
基体に比して高濃度のＰ型領域との接触によるＰＮ接合
であね、このＰ型領域はトランジスタＱｎｌ，Ｑｄの基
体領域と共通の基体端子ＳＢに導出される。各トランジ
スタＱｍ，Ｑｄの他のＮ型領域は他のアドレスのメモリ
セルと共に共通の出力線Ｄ，ｌｌ）にそれぞれ導出され
る。第２図は第１図の実施例の一ダｌの動作電圧波形を
示す。この図に選択された行線Ｘへの印加電圧Ｖｘ卦よ
び選択された列線Ｙへの印加電圧Ｖｙに時刻Ｔｌ，ｔ２
，・・・，Ｔ３に同期信号を与え、各時刻に卦ける端子
Ｄから端子Ｄへ流れる出力電流ＩＤＴ５を示す。試料へ
の電圧印加は後述する基体電極に−１０Ｖの基体電圧を
与え、出力端子Ｄの電圧Ｖ。をそれぞれ３０Ｖの直流電
位を与えて行なわれる。他の出力端子Ｄは書込動作で開
放、読出動作０ｖとする。時刻ｔ１〜Ｔ２に選択１１０
″書込を行い、被選アドレスに伸びる行列線にそれぞれ
尖頭値３５Ｖ，１０Ｖのパルス電圧が与えられると、デ
コードトランジス１Ｑｄが導通してダイオートＤ１に約
２０Ｖアアバランシエ降服電圧を超える電圧が与えらへ
アバランシ…降服点附近から正のゲート電界に誘引さ
れた高エネルギーの電子が浮遊ゲートを負電荷蓄積状態
とする。時刻Ｔ３〜Ｔ４にこの情報は電圧Ｖェ，Ｖｙを
＋５Ｖに駆することにより読み出され出力にＳＯ″読出
電流１Ｄ′Ｔ５を与える。更に、時刻Ｔ５〜Ｔ６で電圧
Ｖｘ，ＶｙＶＣそれぞれ３５Ｖ，−１０Ｖの電圧信号を
与えると、ダイオードが再びアバランシエ降服し、この
条件では負のゲート電界の効果でメモリトランジスタの
浮遊ゲートは正電荷蓄積状態となる。時刻Ｔ７〜Ｔ８の
読出動作で再び＋５Ｖの電圧Ｖｘ，Ｖｙが被選択行列線
に与えられると、端子Ｄ，Ｄに１１１″読出電流が得ら
れる。第３図に第１図の実施例の部分的平面図を示す。
方向に伸びる行線Ｘｉ，Ｘｉ＋１，Ｘｉ＋２と列方向に
伸びる列線Ｙｊ，Ｙｊ＋１との交点となるアドレスにそ
れぞれＮチヤンネル型メモリトランジスタＱｒｒｌ，Ｎ
チヤンネル型デコードトランジスノＱ，訃よびダイオー
ドＤｉから成るメモリセルを備えている。メモリトラン
ジス１Ｑｍのゲート電極は列方向に伸びる列線Ｙｊ，Ｙ
ｊ＋１ＶＣ各列毎に共通結合し、デコードトランジス３
ｔＱｄのゲート電極は行方向に伸びる行線Ｘｉ，Ｘｉ＋
１，Ｘｉ＋２に行毎に共通接続する。ダイオードＤ１は
メモリトランジスノの浮遊ゲート下のＰ型シリコン基体
表面で各トランジスタＱｍ，Ｑ，を結合するＮ電領域と
基体に比して高濃度のＰ型領域との接触によるＰＮ接合
であね、このＰ型領域はトランジスタＱｎｌ，Ｑｄの基
体領域と共通の基体端子ＳＢに導出される。各トランジ
スタＱｍ，Ｑｄの他のＮ型領域は他のアドレスのメモリ
セルと共に共通の出力線Ｄ，ｌｌ）にそれぞれ導出され
る。第２図は第１図の実施例の一ダｌの動作電圧波形を
示す。この図に選択された行線Ｘへの印加電圧Ｖｘ卦よ
び選択された列線Ｙへの印加電圧Ｖｙに時刻Ｔｌ，ｔ２
，・・・，Ｔ３に同期信号を与え、各時刻に卦ける端子
Ｄから端子Ｄへ流れる出力電流ＩＤＴ５を示す。試料へ
の電圧印加は後述する基体電極に−１０Ｖの基体電圧を
与え、出力端子Ｄの電圧Ｖ。をそれぞれ３０Ｖの直流電
位を与えて行なわれる。他の出力端子Ｄは書込動作で開
放、読出動作０ｖとする。時刻ｔ１〜Ｔ２に選択１１０
″書込を行い、被選アドレスに伸びる行列線にそれぞれ
尖頭値３５Ｖ，１０Ｖのパルス電圧が与えられると、デ
コードトランジス１Ｑｄが導通してダイオートＤ１に約
２０Ｖアアバランシエ降服電圧を超える電圧が与えらへ
アバランシ…降服点附近から正のゲート電界に誘引さ
れた高エネルギーの電子が浮遊ゲートを負電荷蓄積状態
とする。時刻Ｔ３〜Ｔ４にこの情報は電圧Ｖェ，Ｖｙを
＋５Ｖに駆することにより読み出され出力にＳＯ″読出
電流１Ｄ′Ｔ５を与える。更に、時刻Ｔ５〜Ｔ６で電圧
Ｖｘ，ＶｙＶＣそれぞれ３５Ｖ，−１０Ｖの電圧信号を
与えると、ダイオードが再びアバランシエ降服し、この
条件では負のゲート電界の効果でメモリトランジスタの
浮遊ゲートは正電荷蓄積状態となる。時刻Ｔ７〜Ｔ８の
読出動作で再び＋５Ｖの電圧Ｖｘ，Ｖｙが被選択行列線
に与えられると、端子Ｄ，Ｄに１１１″読出電流が得ら
れる。第３図に第１図の実施例の部分的平面図を示す。
又、この平面のａ−ａ″線、ｂ−ｂ′線での断面図を第
４図卦よび第５図に示す。これらの図に示す如くこの実
施例は比抵抗４Ω−Ｍｆ）Ｐ型シリコン単結晶基体１の
一表面の活性領域に表面湊度１０結〜１０２１（−ｍ−
３のＮ型領域２，３，４を有し、Ｎ型領域２，３の間の
基体表面に約１０００Ａｆ）Ｓ，Ｏ２膜５を介して多結
晶シリコンの行線Ｘ，＋１が伸びている。この行線Ｘｉ
＋１はこの部分の活性領域でデコードトランジスノのゲ
ート電極である。Ｎ型領域３，４の間の基体表面には約
３００ＡのＳ，Ｏ２膜６を介して多結晶シリコンの浮遊
ゲートＦＧが設けられ、これらの多結晶シリコンの上面
に約２０００Ａのシリコン窒化膜７を介してアルミニウ
ムの列Ｙｊが伸びてメモリトランジスタを形成している
。このメモリトランジスタとデコードトランジスタを結
合するＮ型領域３の浮遊ゲートＦＧ直下の一部には、表
面濃度６×１０１６〜１０１８ｃｍ−３のＰ型領域８と
の接合が設けられている。第６図に示す如く、第３図卜
第５図の実施例に示したメモリセルは、出力線となる二
本のＮ型領域Ｄ，Ｔ５の間にそれぞれ制御ゲート電極が
行列線Ｘ１＋１，Ｙ，で駆動されるデコ一．ド卦よびメ
モリトランジスタＱｄ，Ｑｍを含んでいる。
４図卦よび第５図に示す。これらの図に示す如くこの実
施例は比抵抗４Ω−Ｍｆ）Ｐ型シリコン単結晶基体１の
一表面の活性領域に表面湊度１０結〜１０２１（−ｍ−
３のＮ型領域２，３，４を有し、Ｎ型領域２，３の間の
基体表面に約１０００Ａｆ）Ｓ，Ｏ２膜５を介して多結
晶シリコンの行線Ｘ，＋１が伸びている。この行線Ｘｉ
＋１はこの部分の活性領域でデコードトランジスノのゲ
ート電極である。Ｎ型領域３，４の間の基体表面には約
３００ＡのＳ，Ｏ２膜６を介して多結晶シリコンの浮遊
ゲートＦＧが設けられ、これらの多結晶シリコンの上面
に約２０００Ａのシリコン窒化膜７を介してアルミニウ
ムの列Ｙｊが伸びてメモリトランジスタを形成している
。このメモリトランジスタとデコードトランジスタを結
合するＮ型領域３の浮遊ゲートＦＧ直下の一部には、表
面濃度６×１０１６〜１０１８ｃｍ−３のＰ型領域８と
の接合が設けられている。第６図に示す如く、第３図卜
第５図の実施例に示したメモリセルは、出力線となる二
本のＮ型領域Ｄ，Ｔ５の間にそれぞれ制御ゲート電極が
行列線Ｘ１＋１，Ｙ，で駆動されるデコ一．ド卦よびメ
モリトランジスタＱｄ，Ｑｍを含んでいる。
又、メモリトランジスタは、メモリセル内のＮ型領域と
基体ＳＢとの間に１０〜２２Ｖの逆耐圧を有するダイオ
ードＤｉを有する。第７図は第６図のメモリセルを基体
電位−１０Ｖ一方の出力線ｂの電位を０ｖに固定し、他
方の出力線Ｄ卦よび行線Ｘ１＋１に共通に駆動信号Ｖ，
を１秒間与え、同時に列線Ｙ，に駆動信号Ｖｇを与えた
ときのメモリトランジスタのゲート閾値Ｖｔの変化を示
す。
基体ＳＢとの間に１０〜２２Ｖの逆耐圧を有するダイオ
ードＤｉを有する。第７図は第６図のメモリセルを基体
電位−１０Ｖ一方の出力線ｂの電位を０ｖに固定し、他
方の出力線Ｄ卦よび行線Ｘ１＋１に共通に駆動信号Ｖ，
を１秒間与え、同時に列線Ｙ，に駆動信号Ｖｇを与えた
ときのメモリトランジスタのゲート閾値Ｖｔの変化を示
す。
メモリトランジスタは、列線Ｙ，の信号Ｖｇが０ｖであ
るときは情報ゞＯよびゞ１″のいずれのゲート閾値Ｖ，
も変化せず、信号Ｖｇが正電圧で駆動されるとダイオー
ドのアバランシエ降服後にゲート閾値が増大する。又、
信号Ｖｇが負電圧で駆動されると情報ゞ０″Ｖｃ相当す
るゲート閾値を有するときにはゲート閾値は急峻に下降
して情報ゞ１″に近ずく。上述の実施例によれば、行方
向に隣接する各メモリセルのＮ型領域Ｄ又はＤは常に共
有され、互いにメモリセル間の絶縁分離を要しないため
、この半導体記憶集積回路は２トランジスノ／ビツト構
成であるにも拘らずきわめて高密度の記憶回路を成し、
且つ被選択ビツトへの情報１１１″およびゞ０″の選択
書込を行うことの一できる機納的進歩を有する。
るときは情報ゞＯよびゞ１″のいずれのゲート閾値Ｖ，
も変化せず、信号Ｖｇが正電圧で駆動されるとダイオー
ドのアバランシエ降服後にゲート閾値が増大する。又、
信号Ｖｇが負電圧で駆動されると情報ゞ０″Ｖｃ相当す
るゲート閾値を有するときにはゲート閾値は急峻に下降
して情報ゞ１″に近ずく。上述の実施例によれば、行方
向に隣接する各メモリセルのＮ型領域Ｄ又はＤは常に共
有され、互いにメモリセル間の絶縁分離を要しないため
、この半導体記憶集積回路は２トランジスノ／ビツト構
成であるにも拘らずきわめて高密度の記憶回路を成し、
且つ被選択ビツトへの情報１１１″およびゞ０″の選択
書込を行うことの一できる機納的進歩を有する。
尚、この情報ゞ１″訃よび１ゞＯ″の書込時にはメモリ
トランジスタのゲート電圧を正とするため、好ましくは
イオンドリフト特性を防ぐことのできるシリコン窒化膜
又はアルミナ膜のような気相成長膜を浮遊ゲートと列線
Ｙ，との間に設ける。これらの気相成長膜は誘電率が高
く且つ導電率が多結晶シリコンの熱酸化膜に比して低い
ため浮遊ゲートと基体間のＳ，Ｏ２膜に有効にゲート電
界を使給して動作特性を向上すると共に動作信頼性を高
める。又、浮遊ゲートおよび行線にはモリプデン、ノン
グステンのような他の金属材料を用いることができる。
第８図はこの発明の他の実施例のメモリセルの平面図で
ある。
トランジスタのゲート電圧を正とするため、好ましくは
イオンドリフト特性を防ぐことのできるシリコン窒化膜
又はアルミナ膜のような気相成長膜を浮遊ゲートと列線
Ｙ，との間に設ける。これらの気相成長膜は誘電率が高
く且つ導電率が多結晶シリコンの熱酸化膜に比して低い
ため浮遊ゲートと基体間のＳ，Ｏ２膜に有効にゲート電
界を使給して動作特性を向上すると共に動作信頼性を高
める。又、浮遊ゲートおよび行線にはモリプデン、ノン
グステンのような他の金属材料を用いることができる。
第８図はこの発明の他の実施例のメモリセルの平面図で
ある。
この実施例はＮ型領域のＤ−ｂ間に浮遊ゲートＦＧと行
線Ｘで挟まれたＮ型領域ＦＪがメモリトランジスタ０ｍ
から離れた部分でＰ型領域Ｐと低耐圧ダイオードを形成
する。このダイオードは浮遊ゲート直下に形成されるた
め効果Ｖｃ卦いて前実施側と同一であり、トランジスタ
としての動作領域から離れるためＮ型領域ＦＧの電位で
確実にアバランシ…降服する。第９図はこの発明の更に
他の実施例のメモリセルの平面図で、メモリトランジス
タＱｍのチヤンネル長さ方向に横切つてＰ型領域Ｐを備
え、Ｎ型領域ＤＧ卦よびＤに対してＰＮ接合を形成する
。
線Ｘで挟まれたＮ型領域ＦＪがメモリトランジスタ０ｍ
から離れた部分でＰ型領域Ｐと低耐圧ダイオードを形成
する。このダイオードは浮遊ゲート直下に形成されるた
め効果Ｖｃ卦いて前実施側と同一であり、トランジスタ
としての動作領域から離れるためＮ型領域ＦＧの電位で
確実にアバランシ…降服する。第９図はこの発明の更に
他の実施例のメモリセルの平面図で、メモリトランジス
タＱｍのチヤンネル長さ方向に横切つてＰ型領域Ｐを備
え、Ｎ型領域ＤＧ卦よびＤに対してＰＮ接合を形成する
。
ＰＮ接合は第２図に示した電圧操作では常に出力線側の
Ｎ型領域′ＤＶＣ比して中間のＮ型領域ＦＪの電位が高
くなるため、回路動作としての支障はない。この実施例
ではトランジスタのチヤンネル長を短縮するときにパタ
ーン精度・余裕度の高密度集積回路が得られる。
Ｎ型領域′ＤＶＣ比して中間のＮ型領域ＦＪの電位が高
くなるため、回路動作としての支障はない。この実施例
ではトランジスタのチヤンネル長を短縮するときにパタ
ーン精度・余裕度の高密度集積回路が得られる。
第１図はこの発明の一実施例の回答図、第２図は第１図
の実施例の電圧波形図、第３図は、第１図の実施例の平
面図、第４図は第３図のａ−ａ″線の断面図、第５図は
第３図のｂ−ｂ″線の断面図、第６図は第３図のメモリ
セル部の等価回路図、第７図は第６図の動作特性図、第
８図はこの発明の他の実施例の平面図、第９図はこの発
明の更に他の実施例の平面図である。
の実施例の電圧波形図、第３図は、第１図の実施例の平
面図、第４図は第３図のａ−ａ″線の断面図、第５図は
第３図のｂ−ｂ″線の断面図、第６図は第３図のメモリ
セル部の等価回路図、第７図は第６図の動作特性図、第
８図はこの発明の他の実施例の平面図、第９図はこの発
明の更に他の実施例の平面図である。
Claims (1)
- １ 複数のメモリセルがマトリクス状に配置されてなる
半導体記憶装置において、該メモリセルは一導電型基板
に形成された二つの逆導電型領域を各々ソース、ドレイ
ンとし該ソース、ドレイン間の前記一導電型基板上に第
１の絶縁膜が設けられ、該第１の絶縁膜上に浮遊ゲート
電極が設けられ、該浮遊ゲート電極上に第２の絶縁膜が
設けられ、該第２の絶縁膜上に制御ゲート電極が設けら
れた構造の絶縁ゲート型電界効果トランジスタを含み前
記ソースもしくは前記ドレインと前記一導電型基板との
間の前記浮遊ゲート電極下の一部に前記一導電型基板に
比して高濃度の一導電型領域が設けられ、前記第２の絶
縁膜はチッ化シリコンもしくはアルミナを含むことを特
徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP50019203A JPS5916423B2 (ja) | 1975-02-14 | 1975-02-14 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP50019203A JPS5916423B2 (ja) | 1975-02-14 | 1975-02-14 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5193686A JPS5193686A (ja) | 1976-08-17 |
| JPS5916423B2 true JPS5916423B2 (ja) | 1984-04-16 |
Family
ID=11992786
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP50019203A Expired JPS5916423B2 (ja) | 1975-02-14 | 1975-02-14 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5916423B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4342099A (en) * | 1979-06-18 | 1982-07-27 | Texas Instruments Incorporated | Electrically erasable programmable MNOS read only memory |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS49123244A (ja) * | 1973-03-16 | 1974-11-26 |
-
1975
- 1975-02-14 JP JP50019203A patent/JPS5916423B2/ja not_active Expired
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS49123244A (ja) * | 1973-03-16 | 1974-11-26 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5193686A (ja) | 1976-08-17 |
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