JPS59161751A - Command running address recording device - Google Patents
Command running address recording deviceInfo
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- JPS59161751A JPS59161751A JP58034511A JP3451183A JPS59161751A JP S59161751 A JPS59161751 A JP S59161751A JP 58034511 A JP58034511 A JP 58034511A JP 3451183 A JP3451183 A JP 3451183A JP S59161751 A JPS59161751 A JP S59161751A
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/30—Monitoring
- G06F11/34—Recording or statistical evaluation of computer activity, e.g. of down time, of input/output operation ; Recording or statistical evaluation of user activity, e.g. usability assessment
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Abstract
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、情報処理装置内で処理した命令のアドレスを
記録する命令走行アドレス記録装置に関するものである
。DETAILED DESCRIPTION OF THE INVENTION [Field of Application of the Invention] The present invention relates to an instruction running address recording device for recording addresses of instructions processed within an information processing device.
従来、走行命令アドレスを記録する機能として、記録対
象領域を指定する上・下限アドレス・レジスタと、実行
命令アドレスと核上・下限アドレス・レジスタとの比較
回路を有し、記録対象領域内の命令を実行した時、決め
られた割込みコードにてプログラム割込みを発生せしめ
、走行命令アドレスを記録実行する方式がある。しかし
ながら、この方式では記録対象領域内の個々の命令を実
行する毎に、割込み処理及び割込みの後のプログラムの
介入を要し、処理性能が著るしく劣化するという欠点が
あった。Conventionally, the function of recording running instruction addresses includes upper and lower limit address registers that specify the recording target area, and a comparison circuit between the execution instruction address and the core upper and lower limit address registers, and the function is to record the commands in the recording target area. There is a method in which a program interrupt is generated using a predetermined interrupt code when the program is executed, and the running command address is recorded and executed. However, this method requires interrupt processing and program intervention after the interrupt each time an individual instruction within the recording target area is executed, resulting in a drawback that processing performance is significantly degraded.
本発明の目的は、前記従来の如き欠点を解消し、処理性
能の劣化なく命令走行アドレスを記録できる命令走行ア
ドレス記録装置を提供することにある。SUMMARY OF THE INVENTION It is an object of the present invention to provide an instruction run address recording device which eliminates the above-mentioned conventional drawbacks and can record an instruction run address without degrading processing performance.
本発明は、上・下限アドレス・レジスタにより指定した
記録対象領域内で実行される命令語のアドレス対応に、
未実行と実行を識別するフラグ（識別フラグ）を記録で
きるようＯこ構成した記憶装置を設け、命令実行時、情
報処理装置で実行した命令アドレス対応に識別フラグを
該記憶装置に自動的に記録していき、既走行プログラム
部分と未走行プログラム部分の切り分けを可能としたも
のである。The present invention provides address correspondence of instruction words to be executed within the recording target area specified by upper and lower limit address registers.
A storage device configured to record a flag (identification flag) for identifying execution and non-execution is provided, and when an instruction is executed, the identification flag is automatically recorded in the storage device corresponding to the address of the instruction executed by the information processing device. This makes it possible to separate the running program portion from the unrunning program portion.
第１図は本発明の実施例の構成図であり、破線で囲った
１００の部分が本発明により付加した命令走行アドレス
記録装置を示す。命令走行アドレス記録装置１００は、
記録すべきアドレス領域を指定する上限アドレス・レジ
スタ３ａ〜３ｈ１下限アドレス・レジスタ４ａ〜４ｈ、
アドレス比較回路５ａ〜５ｈ、記録すべきブロックを指
定するレコード・ブロック識別レジスタ６、デコーダ７
および命令走行アドレス記憶部８から構成されている。FIG. 1 is a block diagram of an embodiment of the present invention, and a portion 100 surrounded by a broken line indicates an instruction run address recording device added according to the present invention. The command running address recording device 100 is
Upper limit address registers 3a to 3h1 that specify address areas to be recorded; lower limit address registers 4a to 4h;
Address comparison circuits 5a to 5h, record block identification register 6 that specifies the block to be recorded, and decoder 7
and an instruction run address storage section 8.
命令走行アドレス記憶部８は複数のブロック（ｉ、ｊ）
に分割され、本実施例においては、ｉ＝０〜７、ｊ−０
〜Ｆとして、８Ｘ１６＝１２８ブロツクに分割した例を
示す。８組の上・下限アドレス・レジスタ３ａ〜３ｈ、
４ａ〜４ｈと比較回路５ａ〜５ｈはｉ＝０〜７にそれぞ
れ対応し、レコード・ブロック識別レジスタ６はｊ−０
〜Ｆを識別するために用いられる。この８組の上・下限
アドレス・レジスタ３ａ〜３ｈ、４ａ〜４ｈおよびレコ
ード・ブロック識別レジスタ６は、情報処理装置１を介
して、第２図に示す記録領域テーブル（通常、主記憶装
置２に置かれている）のデータをセット可能に構成され
ている。すなわち、本実施例では、被記録プログラムを
情報処理装置１にて実行する直前（こ、それぞれの被記
録プログラム固有のレコード・ブロック識別情報をレコ
ード・ブロック識別レジスタ６にセットすることにより
、１６種類のプログラムの命令走行アドレス情報を記憶
部８に記録可能、又、８組の上・下限アドレス・レジス
タ３ａ〜３ｈ、４ａ〜４ｈおよび比較回路５ａ〜５ｈを
有することにより、１つの被記録プログラムの記録領域
を、必要な場合、最大８記録領域に分割可能とするもの
である。The instruction running address storage unit 8 has a plurality of blocks (i, j)
In this example, i=0 to 7, j-0
An example of dividing into 8×16=128 blocks is shown as ~F. 8 sets of upper and lower limit address registers 3a to 3h,
4a to 4h and comparison circuits 5a to 5h correspond to i=0 to 7, respectively, and the record block identification register 6 corresponds to j-0.
~Used to identify F. These eight sets of upper and lower limit address registers 3a to 3h, 4a to 4h and record block identification register 6 are stored in the recording area table shown in FIG. It is configured so that data can be set. That is, in this embodiment, immediately before the recorded program is executed in the information processing device 1 (by setting the record block identification information unique to each recorded program in the record block identification register 6, 16 types of The instruction running address information of a program can be recorded in the storage section 8, and by having eight sets of upper and lower limit address registers 3a to 3h, 4a to 4h and comparison circuits 5a to 5h, it is possible to record the instruction running address information of one recorded program. The recording area can be divided into a maximum of eight recording areas if necessary.
なお、上記機能を必要としない場合は、命令走行アドレ
ス記憶装置を分割する必要がなく、−組の」二・下限ア
ドレス・レジスタと比較回路のみで構成することも可能
である。Incidentally, if the above function is not required, there is no need to divide the instruction running address storage device, and it is possible to configure it only with a set of "2" and "lower limit address registers" and a comparison circuit.
以下、第１図の動作を説明するが、本実施例における命
令の語長は２バイト４バイト及び６バイトの３種類ある
とし、このため、命令走行アドレス記録装置１００は命
令アドレスの最下位ビットを除いて現実行命令アドレス
を受は取るとする。The operation shown in FIG. 1 will be described below. In this embodiment, there are three types of instruction word lengths: 2 bytes, 4 bytes, and 6 bytes. Therefore, the instruction running address recording device 100 is It is assumed that the actual execution instruction address is received except for .
命令走行アドレス記録装置１００は、情報処理、 装置
１から現在実行中の最下位ビットを除く命令アドレスを
母線１０１を介して受は取ると、その命令アドレスをＸ
、Ｙの２つの部分に分割し、上位Ｘ部分は母線１０２を
介して比較回路５ａ〜５ｈに送出する。比較回路５ａ〜
５ｈにおいて、該Ｘ部分が予じめ記録領域として上・下
限アドレス・レジスタ３ａ〜３ｈ、４ａ〜４ｈに設定さ
れているアドレスＬ。−Ｌ７、Ｕｏ−Ｕ７と比較され、
Ｌ、＜Ｘ＜Ｕｉ（ｉ＝ｏ〜７）の条件が成立した時、そ
の比較回路から母線１０４を介して命令走行アドレス記
憶部８のブロック・セレクト信号がσシ出され、該ブロ
ック（ｉ）が選択される。又、レコード・ブロック識別
レジスタ６に設定されたプログラム固有値がデコーダ７
によりデコードされ、命令走行アドレス記憶部８のブロ
ック（ｊ）が選択されている。When the instruction running address recording device 100 receives the address of the instruction currently being executed excluding the least significant bit from the information processing device 1 via the bus 101, the instruction address recording device 100 records the instruction address as
, Y, and the upper X portion is sent to comparison circuits 5a to 5h via bus 102. Comparison circuit 5a~
5h, the address L whose X portion is previously set as a recording area in upper and lower limit address registers 3a to 3h and 4a to 4h. -L7, compared with Uo-U7,
When the condition of L, ) is selected. Also, the program specific value set in the record block identification register 6 is transmitted to the decoder 7.
The block (j) of the instruction run address storage section 8 is selected.
以上により、命令走行アドレス記憶部８のブロック（１
％ ｊ）が選択される。該ブロック内アドレスは、母
線１０３を介して現実行命令アドレスの下位Ｙ部分によ
り決定される。但し、本実施例における命令の語長は２
バイト、４バイト、６バイトの３種であるとしているた
め、現実行命令アドレスの最下位ビットは除かれている
。第３図は命令走行アドレス記憶部８の詳細図で、各ブ
ロック内は命令アドレス２バイト毎に２ビツトの記憶容
量が割り当てられている。従って、最下位ビットを除く
命令アドレスの下位アドレスＹの分割位置（ビット数）
は１ブロツクの記憶容量によって決定される。第３図は
ブロック（０，０）内の記録例である。As described above, block (1) of the instruction running address storage section 8
%j) is selected. The intra-block address is determined by the lower Y portion of the actually executed instruction address via the bus 103. However, the word length of the command in this example is 2.
Since there are three types: byte, 4 bytes, and 6 bytes, the least significant bit of the actual execution instruction address is excluded. FIG. 3 is a detailed diagram of the instruction running address storage section 8, in which a storage capacity of 2 bits is allocated for every 2 bytes of instruction address within each block. Therefore, the division position (number of bits) of the lower address Y of the instruction address excluding the least significant bit
is determined by the storage capacity of one block. FIG. 3 is an example of recording in block (0,0).
一方、命令走行アドレス記憶装置１００への書き込みデ
ータは、情報処理装置１から母線１０５を介しての現実
行中の命令が分岐命令か否か、および母線１０６を介し
て送出される分岐成功信号により決定される。つまり、
分岐命令実行時は、セレクタ１０により母線１０６の分
岐成功信号をセレクトし、分岐命令以外の時は１信号線
がセレクトされ、書き込みデータ信号として母線１０７
．１０８を介して命令走行アドレス記憶部８に送出され
る。このようにして、情報処理装置１が１命令実行する
毎に、レコードブロック識別レジヌタ６および比較回路
５ａ〜５ｈからの信号１０４によりセレクトされたブロ
ック内の下位命令アドレスＹをこより選択された２ビツ
ト記憶域に、識別フラグが第３図の如く記憶されてゆく
。ここで、識別フラグは第４図に示すような意味を持つ
。第４図において、４バイト長命令における２段目の“
００”、６バイト長命令における２と３段目のオール゛
’ ｏ ｏ ”は、命令が４バイト、６バイトの場合、
当該ビット域が選択されないことによる。命令走行アド
レス記憶部８の内容は、母線１０９により情報処理装置
１を介して主記憶装置２Ｑこ読み出すことが可能である
。On the other hand, data written to the instruction running address storage device 100 is determined based on whether or not the currently executed instruction is a branch instruction sent from the information processing device 1 via the bus 105 and a branch success signal sent via the bus 106. It is determined. In other words,
When a branch instruction is executed, the selector 10 selects the branch success signal on the bus 106, and when the instruction is not a branch instruction, 1 signal line is selected and the signal is sent to the bus 107 as a write data signal.
．． It is sent to the instruction running address storage section 8 via 108. In this way, each time the information processing device 1 executes one instruction, the lower instruction address Y in the block selected by the record block identification register 6 and the signal 104 from the comparison circuits 5a to 5h is selected by the selected 2 bits. The identification flag is stored in the storage area as shown in FIG. Here, the identification flag has a meaning as shown in FIG. In Figure 4, the second stage “” in a 4-byte length instruction
00'', all ``o o'' in the 2nd and 3rd stage in a 6-byte length instruction, if the instruction is 4 bytes or 6 bytes,
This is because the relevant bit area is not selected. The contents of the instruction run address storage section 8 can be read out from the main storage device 2Q via the information processing device 1 via the bus 109.
本発明によれば、はとんど性能劣化なしに、記録対象プ
ログラムの命令アドレス対応に走行識別フラグを自動的
に記録することにより、被記録対象プログラム走行時に
も既走行プログラム部分と未走行プログラム部分との切
り分けができ、性能劣化のないブログラノ、・デバッグ
機能を提供することができる。According to the present invention, by automatically recording the running identification flag corresponding to the instruction address of the recording target program without deteriorating the performance, even when the recording target program is running, the running program part and the unrunning program part can be distinguished from each other even when the recording target program is running. It is possible to separate parts and provide blog/debug functions without performance deterioration.
第１図は本発明の一実施例の構成図、第２図は記録領域
テーブルの一例を示す図、第３図は第１図における命令
走行アドレス記憶部の記録例を示す図、第４図は識別ビ
ットの表現例を示す図である。
１・・・情報処理装置、 ２・・主記憶装置、 ３ａ
〜３ｈ・・・下限アドレス・レジスタ、 ４ａ〜４ｈ
・」−限アドレス・レジスタ、 ５ａ〜５ｈ・・・比
較回路、６・・レコード・ブロック識別レジスタ、
７・・デコーダ、 ８・・・命令走行アドレス記憶部
、 ９・・・インバータ、 １０・・・セレクタ、
１００・・命令走行アドレス記録装置。FIG. 1 is a block diagram of an embodiment of the present invention, FIG. 2 is a diagram showing an example of a recording area table, FIG. 3 is a diagram showing a recording example of the instruction running address storage section in FIG. 1, and FIG. 2 is a diagram showing an example of representation of identification bits. FIG. 1... Information processing device, 2... Main storage device, 3a
~3h...lower limit address register, 4a~4h
- Limit address register, 5a to 5h... Comparison circuit, 6... Record block identification register,
7...Decoder, 8...Instruction running address storage unit, 9...Inverter, 10...Selector,
100... Instruction running address recording device.
Claims (1)
レスを記録する装置において、記録すべき命令アドレス
領域を指定する上・下限アドレス・レジスタと、現在実
行中の命令アドレスが前記上・下限アドレス・レジスタ
で指定された領域内か否かを判定する比較回路と、命令
アドレス対応に、該当命令の実行・未実行を識別するフ
ラグ（識別フラグ）を記録する領域を有する命令走行ア
ドレス記憶部とを具備し、情報処理装置が１命令実行す
る毎に、その命令アドレスが指定領域内か否か前記比較
回路で判定し、指定領域内にあると、前記命令走行アド
レス記憶部内の該当命令アドレス領域に識別フラグを記
録することを特徴とする命令走行アドレス記録装置。(1) In a device that records the instruction address of a program running in an information processing device, upper and lower limit address registers specify the instruction address area to be recorded, and the upper and lower limit address registers specify the instruction address area currently being executed. A comparison circuit that determines whether or not the area is within an area specified by a register, and an instruction run address storage section that has an area that records a flag (identification flag) that identifies execution/non-execution of the corresponding instruction corresponding to the instruction address. Each time the information processing device executes one instruction, the comparator circuit determines whether the instruction address is within the specified area, and if the instruction address is within the specified area, the corresponding instruction address area in the instruction running address storage section is An instruction running address recording device characterized by recording an identification flag.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58034511A JPS59161751A (en) | 1983-03-04 | 1983-03-04 | Command running address recording device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58034511A JPS59161751A (en) | 1983-03-04 | 1983-03-04 | Command running address recording device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59161751A true JPS59161751A (en) | 1984-09-12 |
Family
ID=12416279
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58034511A Pending JPS59161751A (en) | 1983-03-04 | 1983-03-04 | Command running address recording device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59161751A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6375848A (en) * | 1986-09-18 | 1988-04-06 | Fujitsu Ltd | Debugging history recording method |
-
1983
- 1983-03-04 JP JP58034511A patent/JPS59161751A/en active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6375848A (en) * | 1986-09-18 | 1988-04-06 | Fujitsu Ltd | Debugging history recording method |
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