JPS59160895A - Readout control system of storage device - Google Patents
Readout control system of storage deviceInfo
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- JPS59160895A JPS59160895A JP58034200A JP3420083A JPS59160895A JP S59160895 A JPS59160895 A JP S59160895A JP 58034200 A JP58034200 A JP 58034200A JP 3420083 A JP3420083 A JP 3420083A JP S59160895 A JPS59160895 A JP S59160895A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。(57) [Summary] This bulletin contains application data before electronic filing, so abstract data is not recorded.
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明はチェックブロックビ付加したデータを畜えてお
く記憶装置におけるデータ読出し制御方式に関する〇
〔従来技術〕
従来、チェックブロックを付加したデータな蓄えてお(
記憶装置におけるデータ読出し制御としては、
(1) データを読出し、その誤りを検出する処理と
並行に該読出したデータを要求元に転送する方式
(2) データを読出し、その誤り検出を行った後で
・データ転送乞行う方式
(3) ブータラ読出して誤り検出を行い、誤りがあ
ればそれを修正した後、データ転送な行う方式等が知ら
れており、これらのいずれか一つの方式が採用されてい
た。しかし、これらの方式には、それぞれ次のような一
長一短がある。filの方式はデークd田しは高速であ
るが、誤りがあったことが判明するのはデータ送出後で
あり、誤りデータを送出してしまうため可用性に欠ける
。(2)の方式は誤りデータを送出することは無いが、
誤り検出時間のオーバヘッドが加わるので、データ読出
しは(1)の方式に比し低速である。(3)の方式は(
2)の方式と同様に誤り検出と誤り修正詩画のオーバヘ
ッドが加わるので、(1)の方式に比しデータ読出しは
低速である。つまり、高速な読出しを追求すると(1)
のケースとなり可用性が低下し、可用性の同上を追求す
ると12+又は(3)のケースとなり性能が低下する。[Detailed Description of the Invention] [Field of Application of the Invention] The present invention relates to a data read control method in a storage device for storing data to which check blocks have been added. oh(
Data read control in storage devices is as follows: (1) A method in which data is read and errors are detected, and the read data is transferred to the request source in parallel; (2) After data is read and errors are detected,・Method of requesting data transfer (3) There are known methods of reading the booter, detecting errors, correcting any errors, and then transferring the data. was. However, each of these methods has the following advantages and disadvantages. In the fil method, the data is transferred at high speed, but the occurrence of an error is known only after the data is sent, and erroneous data is sent, resulting in a lack of availability. Method (2) does not send out erroneous data, but
Since the error detection time overhead is added, the data reading speed is slower than in the method (1). The method (3) is (
As with the method 2), the overhead of error detection and error correction is added, so the data reading speed is slower than the method 1). In other words, if we pursue high-speed reading (1)
In the case of 12+ or (3), the availability decreases, and if the same availability is pursued, the performance decreases in the case of 12+ or (3).
以下に誤りがあった場合の回復処理について触れ′Cお
(。(1)の方式は、その′ままにしてお(と誤すアー
クを送出してしまい使用されるので、その一連のオペレ
ーション(命令など)全体をキャンセルし、外部記憶の
正しいデータケ記憶装置にリロード後、再実行する。従
って、オペレーションの結果の一部又は全部をd替え、
更にそれを元に戻せない場合には再実行できない。(2
)の方式では、誤りデータ馨送出しないので、誤りを検
出した時点で一連のオペレーションの実行を一時止め、
外部記憶の正しいデータを記憶装置にリロード後、再度
ブータラ、読出して送出し、オペレーションを再開する
。(3)の方式は、誤りデータを修市後送出するため、
オペレーションは誤りに影蓄されず続行される。The recovery process in the case of an error will be discussed below.The method in (1) will send an incorrect arc if left as it is, and will be used, so the series of operations ( (instructions, etc.), reload the correct data in external storage, and then re-execute.Therefore, some or all of the results of the operation may be changed,
Furthermore, if it cannot be undone, it cannot be re-executed. (2
) method does not send out error data, so the execution of a series of operations is temporarily stopped when an error is detected.
After reloading the correct data from the external storage into the storage device, the booter is read and sent again to restart the operation. In method (3), error data is sent after correction, so
The operation continues regardless of the error.
〔シも1町の目的〕
本発明の目的とするところは、前記問題点をバランス良
く排除するものであり、読出し性能を維持しつつ可能性
の高い記憶装置を提供することにある。[Objective of the present invention] An object of the present invention is to eliminate the above-mentioned problems in a well-balanced manner, and to provide a storage device with high performance while maintaining read performance.
本発明は記憶装置に対して、誤り検出とデータ転送を並
列に行う高速読出しモードと、誤り検出後データ転送を
行う低速読出しモードの両方を適用可能とし、いずれか
のモードを一連のオペレーションの記憶装置読出しの都
度任意に選択することにより、可用性の高い記憶装置ア
クセスを実現するものである。即ち、誤りデータを送出
しても一連のオペレーションの再実行が可能である場合
は高速読出しモードを用い、一連のオペレーションの再
実行が不可能な場合には低速読出しモードを用い、誤9
データが送出されない様にするのである。The present invention makes it possible to apply both a high-speed read mode in which error detection and data transfer are performed in parallel to a storage device, and a low-speed read mode in which data transfer is performed after error detection, and either mode can be used to store a series of operations. By arbitrarily selecting one each time a device is read, highly available storage device access is realized. In other words, if it is possible to re-execute a series of operations even if erroneous data is sent, the high-speed read mode is used, and if it is not possible to re-execute the series of operations, the low-speed read mode is used.
This prevents data from being sent.
第1図は本発明の一笑施例のブロック図を示す。 FIG. 1 shows a block diagram of one embodiment of the invention.
図中、本発明の特徴である胱出しデータの送出と誤り検
出を並列に行う高速読出しモードと、誤り検出後データ
転送2行う低速読出しモードの切換は、制御装置6が担
っている。In the figure, a control device 6 is responsible for switching between a high-speed read mode in which the transmission of bladder evacuation data and error detection are performed in parallel, which is a feature of the present invention, and a low-speed read mode in which data transfer 2 is performed after error detection.
さて、一連のオペレーションを実行している演算装置5
は記憶装置2の読出し要求を制御装置6、 に出すと、
制御装置6は記憶装置2に読み出し要求を出す。同時に
、制御装置6は記憶装置2にデータがあると、そのアク
セス時間をカウントし、読出しデータレジスタ3に読出
しデータがセットされると、該データを演算装置5が受
は取っても良い事を示すアドバンス信号を演算装置5に
送出する。一方、記憶装置2からの読出しデータは、読
出しレジスタ3にセットされると共に誤り検出回路4に
も入力される。誤り検出回路4は、読出しデータの誤り
の有無をチェックし、誤りがあれば誤り信号を制御装置
6に報告する。Now, the arithmetic unit 5 that is executing a series of operations.
issues a read request for the storage device 2 to the control device 6,
The control device 6 issues a read request to the storage device 2. At the same time, the control device 6 counts the access time when there is data in the storage device 2, and when the read data is set in the read data register 3, the control device 6 determines whether the data can be received by the arithmetic device 5. The advance signal shown is sent to the arithmetic unit 5. On the other hand, read data from the storage device 2 is set in the read register 3 and also input to the error detection circuit 4. The error detection circuit 4 checks whether there is an error in the read data and reports an error signal to the control device 6 if there is an error.
こ〜で、読出し要求が高速読出しモードである場合、制
御装置6は誤り検出回路4のチェック結果の報告馨待た
ずに、上記絖出しデータレジスタ3にデータかセットさ
れると、たyちに演算装置5に7ドバンス信号を送出す
る。この7ドバンス信号送出後に誤り検出回路4から誤
りがあった旨が報告されると、マシンチェック信号を全
itに送出し、マンンチェック処理を即座に起動する。Here, if the read request is in the high-speed read mode, the control device 6 does not wait for the error detection circuit 4 to report the check result, but immediately after the data is set in the start-up data register 3. A 7 advance signal is sent to the arithmetic unit 5. When the error detection circuit 4 reports that an error has occurred after sending out the 7-advance signal, a machine check signal is sent to all ITs, and the machine check process is immediately started.
一方、読出し要求が低速読出しモードである場合、制御
装置6は誤り検出回路4のチェック結果を待つ。つまり
、絖出しレジスタ3に読出しデータがセットされても、
チェック結果が刊BAjるまでは、該データを演算装置
5が使用しても良い旨の7ドバンス信号の送出乞抑止し
てお(。そして、チェック結果が誤り無しであれば、7
ドバンス信号を演算装置5に送出する。又、チェック結
果が誤り有りであれば、アドバンス信号の送出を引続き
抑止し、外部記憶1に対し記憶装置2へのりロード安来
を起動し、正しいデータを記憶装[2に転送する。この
データ転送終了後、再び記憶装置2に読出し要求をかけ
、正しいデータを読み出したところで7ドバンス゛信号
を演算装置5に送出する。この結果として、演′s装置
5は7ドバンス信号が制御装置6から送られて米た場合
にのみ読出シレシスタ3のデータを使用することになる
ので、誤りデータを使用することは無い。つまり、一連
のオペレーションの実行が外部記憶1から記憶装置2へ
のりロード時間待たされるだけで、一連のオペレーショ
ン動作は阻害さレナイ。On the other hand, if the read request is in the low-speed read mode, the control device 6 waits for the check result of the error detection circuit 4. In other words, even if read data is set in the starting register 3,
Until the check result is published, the sending of the 7 advance signal indicating that the data may be used by the arithmetic unit 5 is suppressed (and if the check result is free of errors, the 7 advance signal is suppressed).
The advanced signal is sent to the arithmetic unit 5. Furthermore, if the check result is erroneous, the transmission of the advance signal is continued to be suppressed, and the load Yasugi to the storage device 2 is started for the external storage 1, and the correct data is transferred to the storage device [2]. After this data transfer is completed, a read request is made to the storage device 2 again, and when the correct data is read out, a 7 advance signal is sent to the arithmetic device 5. As a result, the performance device 5 uses the data in the readout register 3 only when the 7 advance signal is sent from the control device 6, and therefore does not use error data. In other words, the execution of a series of operations is only delayed by the loading time from the external storage 1 to the storage device 2, which hinders the execution of the series of operations.
第2図に制御装置6の詳細図ン示す。マシンチェック処
理部61は誤りを検出した時に外部記憶1からのりロー
ドラ副御し、その時、7ドバンス信号の送出をも制御4
する。アドバイス作成iJ 62は、動作モードに対応
して記憶装置2のアクセス時間奢カウントしてアドバン
ス信号を作成し、演′4装置5に送出する。7ドレス変
傍部64は要求アドレスA6.3の論理アドレスを突ア
ドレスに変換して要求アドレスレジスタB65に設定す
る。FIG. 2 shows a detailed diagram of the control device 6. When the machine check processing unit 61 detects an error, it sub-controls the load controller from the external storage 1, and at that time also controls the sending of the 7 advance signal.
do. The advice creation iJ 62 counts the access time of the storage device 2 in accordance with the operation mode, creates an advance signal, and sends it to the performance device 5. The 7-address conversion unit 64 converts the logical address of the request address A6.3 into an address and sets it in the request address register B65.
オペレーション制ws66は一連のオペレーションl:
i!IJ +4する部分で、オペレーション単位で高
速読出しモード、低速読出しモードのスイッチング制御
ヲ行う。動作モードラッチ67は高速読出しモードか低
速読み出しモードかを表示するランチ、些求ランチ68
はリード/ライト費求を表示する第2図の動作は次の通
りである。一連のオペレーションを実行している演算装
置5は、信号線104−2により該制御装置6に対して
胱出し要求信号、読出しアドレス(論理アドレス)と共
に高速読出しモード、低速読出しモードの動作モード信
号を送って米る。このうち、読出し要求信号は要求ラン
チ68にセットされ、胱出しアドレスは要求アドレスレ
ジスタA63にセットされる。The operation system WS66 is a series of operations:
i! The IJ+4 section performs switching control between high-speed read mode and low-speed read mode on an operation-by-operation basis. The operation mode latch 67 is a lunch and a small lunch 68 that display whether the mode is high-speed read mode or low-speed read mode.
The operation of FIG. 2, which displays the read/write cost request, is as follows. The arithmetic unit 5 that is executing a series of operations sends a bladder removal request signal, a read address (logical address), and operation mode signals of high-speed read mode and low-speed read mode to the control device 6 via the signal line 104-2. I'll send it to you for rice. Among these, the read request signal is set in the request launch 68, and the bladder ejection address is set in the request address register A63.
アドレス変換部64は、該要求アドレスレジスタA63
の論理アドレスを実アドレスに変換し、要求アドレスレ
ジスタB65にセントする。動作モード信号はオペレー
ションfltt制御部66に入力され、これによってオ
ペレーション制御部66は動作モードランチ67を高速
読出しモードあるいは低速読出しモードのいずれかに設
定する。軟木ラッチ68の読出し要求と要求アドレスレ
ジスタ865の読出しアドレスは信号[102−1によ
り記憶装f2に与えられ、記憶装置2が7クセスされる
。The address conversion unit 64 converts the request address register A63
Converts the logical address into a real address and stores it in the request address register B65. The operation mode signal is input to the operation fltt control section 66, and the operation control section 66 thereby sets the operation mode launch 67 to either the high speed read mode or the low speed read mode. The read request of the soft wood latch 68 and the read address of the request address register 865 are applied to the memory device f2 by the signal [102-1, and the memory device 2 is accessed seven times.
上記読出し要求は、同時にアドバンス作成部62にも与
えられ、該アドバンス作成部62が動作を開始する。即
ち、アドバンス作成部62は動作モードラッチ670内
答にもとづいて記憶装置2のアクセス時間をカウントし
て7ドバンス信号を作成し、信号線104−1により演
算装置5へ送出する。例えば高速読出しモードにおいて
は、誤り検出回路4より信号線103を通して与えられ
るチェック結果の報告を待たすに、アドバンス作成部6
2は、記憶装置2からの読出しデータがレジスタ3にセ
ットされるタイミングで7ドバンス信号を出す。又、低
速読出しモードにおいては、アドバンス作成部62は誤
り検出回路4からのチェック結果を待ち、該チェック結
果が誤り無してあれば、その時点で7ドバンス信号を出
す。チェック結果が誤り有りであれば、7ドバンス信号
の送出を引き絖き抑止し、マシンチェック処理部61よ
り、外部記憶1から記憶装置2へのりロードが終了し、
正しいデータがレジスタ3へ読出された旨の報告を受け
た時点で7ドバンス信号を出す。The read request is also given to the advance creation section 62 at the same time, and the advance creation section 62 starts operating. That is, the advance generation unit 62 counts the access time of the storage device 2 based on the internal answer of the operation mode latch 670, generates a 7 advance signal, and sends it to the arithmetic unit 5 via the signal line 104-1. For example, in the high-speed read mode, the advance generation unit 6 waits for the check result report provided from the error detection circuit 4 through the signal line 103.
2 outputs a 7 advance signal at the timing when read data from the storage device 2 is set in the register 3. Further, in the low-speed read mode, the advance generation section 62 waits for the check result from the error detection circuit 4, and if the check result shows no errors, outputs the 7 advance signal at that time. If the check result is erroneous, the sending of the 7 advance signal is inhibited, and the machine check processing unit 61 completes the loading from the external storage 1 to the storage device 2.
When receiving a report that correct data has been read to register 3, a 7 advance signal is issued.
マシンチェック処理部61は、要求アドレスレジスタB
65の読出しアドレスを入力し保持している。該マシン
チェック処理部61は誤り検出回路4から信号線103
を通して誤り有りの報告を受けると、外部記憶1に対し
ては信号線101−2Z通して記憶装置2へのりロード
要求及び胱出しアドレスを出し、記憶装置2に対しては
信号線102−2を通して、外部記憶からリロードする
場合の書込み要求及びアドレスを出す。これにより、外
部記憶1から記憶装置2の該当アドレスへ正しいデータ
が転送される。このデータ転送の終了後、マシンチェッ
ク処理部61は信号線102−2により記憶装置2へ読
出し要求を出して、正しいデータをレジスタ3に読出し
、この時点でアドバンス作成部62に対して7ドバンス
信号の送出を許可する。このリロ〜ド処理の間、マシン
チェック処理部61はオペレーション制御部66に対し
て次の処理に移るのを禁止すべく指示する。The machine check processing unit 61 receives the request address register B.
65 read addresses are input and held. The machine check processing section 61 is connected to the signal line 103 from the error detection circuit 4.
When a report of an error is received through the external storage 1, a load request and a bladder output address are sent to the storage device 2 through the signal line 101-2Z, and a request to the storage device 2 is sent through the signal line 102-2. , issues a write request and address when reloading from external storage. As a result, correct data is transferred from the external storage 1 to the corresponding address of the storage device 2. After this data transfer is completed, the machine check processing section 61 issues a read request to the storage device 2 via the signal line 102-2, reads the correct data into the register 3, and at this point sends a 7 advance signal to the advance generation section 62. permission to send. During this reload processing, the machine check processing section 61 instructs the operation control section 66 to prohibit moving to the next processing.
なお、信号線101−1は外部記憶1への通常のロード
要求及びアドレスを出すために用いられる□ものである
。Note that the signal line 101-1 is a □ line used for issuing a normal load request and address to the external storage 1.
欠に、高速読出しモード/低速読出しモードの選174
: +/こつ(・て具体例で説明する。こ〜で、オペレ
ーションの実行開始時点では高速モードにイニンヤライ
ズされるとする。いま、オペレーションを実行している
最中、″結果フィールド乞書替えたとする。通常、結果
フィールドを書替える場合は、潜替える前の清報ン退避
し、畜替えた後でもオペレーション開始前の状態に戻せ
るような構成になっている。従って、高速読出しモード
を選択するのは、未だ結果フィールドを書替えていない
場合、結果フィールドを書替えたが、オペレーション開
始時点まで戻すべ(書替え前の情報が退避されている場
合、結果フィールドy7)替え、オペレーション開始時
点まで戻せないが、オペレーション制岬部を高速モード
でJW作させたい場合などである。In particular, the selection of high-speed read mode/low-speed read mode 174
: +/Tips (・I will explain with a concrete example. Here, assume that the operation is initialized to high-speed mode at the start of execution. Now, while the operation is being executed, the ``result field'' is changed. Normally, when rewriting the result field, the configuration is such that the information before the change is saved and the state before the operation starts can be returned even after the change.Therefore, it is recommended to select the high-speed read mode. If the result field has not been rewritten yet, the result field has been rewritten, but it must be returned to the point at which the operation started (if the information before rewriting has been saved, the result field y7) cannot be rewritten and returned to the point at which the operation started. This is the case, for example, when you want to make the operation control cape part JW in high-speed mode.
これに対し低速読出しモードを選択するのは、結果フィ
ールドを書替え、オペレーション開始時点まで結果フィ
ールド7尿せない場合(通常、マイクロプログラムが7
ンリトライ宣言した以降)である。On the other hand, the slow read mode is selected when the result field is rewritten and the result field cannot be read until the start of the operation (usually when the microprogram is
(after the retry declaration was made).
なお、実施例において、誤り検出回路4はECGによる
エラー修正機能を具備し、記憶装置2から読出したデー
タに誤りがあると、自動的に修正し、胱出しデータレジ
スタ3に修正後のデータをセットするようにしてもよく
、この場合は、低速モードにおいては修正データをセッ
トし直した後[7ドバンス信号馨演算装置5へ送るよう
にすればよい。又、記憶装置2としては主記憶装置の他
、パンツアメモリや、マイクロプログラム格納用の制御
メモリ等が考えられるが、本発明はいずれにも適用可能
である。In the embodiment, the error detection circuit 4 is equipped with an ECG error correction function, and if there is an error in the data read from the storage device 2, it is automatically corrected and the corrected data is stored in the bladder ejection data register 3. In this case, in the low speed mode, the correction data may be reset and then sent to the advance signal calculation device 5. In addition to the main memory, the storage device 2 may be a panzer memory, a control memory for storing microprograms, etc., and the present invention is applicable to any of them.
以上説明した如く、不発ψ」においては、誤りデータを
記憶装置が送出しても一連のオペレーションの再笑行が
可能である場合、高速読出しモードで記憶装置ンアクセ
スすることにより性能向上が図れ、−述のオペレーショ
ンの再芙行が不可能な場合、低速読出しモードで記憶装
置ゼ7クセスすることにより可用性の同上が図れる。As explained above, in case of misfire ψ, if it is possible to perform a series of operations again even if the storage device sends out erroneous data, performance can be improved by accessing the storage device in high-speed read mode. - If it is not possible to repeat the operations described above, availability can be achieved by accessing the storage device in slow read mode.
第1図は本発明の一実施例のブロック図、第2図は第1
図中の制御装置の詳細図である。
1・・・外部記憶、2・・・記憶&置、3・・・読出し
データレジスタ、4・・・誤り検出回路、5・・・演算
装置、6・・・制御装置、61・・・マシンチェック処
理部、62・・・7ドバンス作成部、63.65・・・
要求アドレスレジスタ、64・・・アドレス変換部、6
6・・・オペレーション制御部、67・・・動作モード
ラッチ、68・・・要求ラッチ。
代理人弁理士 鈴 木 誠
第1図
ニ:−続補 正門 (自発)
収入印紙金h1!
0円
昭和お年6月2014
1、・]+’i’lの表74、 特願昭58−342
00号2、発 明の名1)、 記憶装置の読出し制御方
式3、補正をjる古。
・ji”l・との関係 111M1人キ芒;=モ←
5r1 4u (510) 株式会社 日立製作
所碑守岬芒ヰ丼
4、代理人 う151
1I(J1= !Lj l’;兄]7行区代4・木
2丁1コ38番12リ ;起部ビル201 iE氏
呂 (7376) 弁理」: 鈴 木 誠
市話03 (374) 9671番
5 抽圧ににり増加する発明の数 なし6、補正の対象
「明細書」及び「図面」7、 補正の内在
(1)明細書第3負2行目及び1司頁3行目の1〜ケー
スとなり」の次に1、」を挿入する。
(2) 明細書第7頁13行目σ)「アドレスA63
」を「アドレスレジスタA63」にMfE−f−6゜(
3)第2図を別紙の通りに補正する。
8、添付書類の目録
図 面 1
通第2図FIG. 1 is a block diagram of one embodiment of the present invention, and FIG. 2 is a block diagram of an embodiment of the present invention.
It is a detailed diagram of the control device in the figure. DESCRIPTION OF SYMBOLS 1... External storage, 2... Storage & storage, 3... Read data register, 4... Error detection circuit, 5... Arithmetic device, 6... Control device, 61... Machine Check processing section, 62...7 Advance creation section, 63.65...
Request address register, 64...address conversion unit, 6
6... Operation control unit, 67... Operation mode latch, 68... Request latch. Representative Patent Attorney Makoto Suzuki Diagram 1 D:-Continued Amendment Main Gate (Voluntary) Revenue stamp money h1! 0 yen Showa June 2014 1, ・]+'i'l table 74, patent application 1986-342
No. 00 No. 2, Name of the invention 1), Storage device read control method 3, old method of correction.・Relationship with ji”l・ 111M1personki;=mo← 5r1 4u (510) Hitachi, Ltd. Himori Misaki Idon 4, agent U151 1I (J1= !Lj l'; older brother] 7 lines Kudai 4, Ki 2-chome 1-ko 38-12 Ri; Kibe Building 201 Mr. iE
Lu (7376) Patent attorney: Makoto Suzuki 03 (374) 9671 No. 5 The number of inventions increasing due to extraction pressure None 6. Subjects of amendment "Description" and "Drawings" 7. Intrinsic nature of amendment (1) ) Insert ``1'' next to ``1~case'' on the 3rd negative line of the specification and the 3rd line of the 1st page. (2) Specification page 7, line 13 σ) “Address A63
” to “address register A63” MfE-f-6゜(
3) Correct Figure 2 as shown in the attached sheet. 8. Catalog of attached documents page 1
Diagram 2
Claims (1)
検出波修正する手段を有する記憶装置において、読出し
データの送出と誤り検出(あるいは検出と修正)を並列
に行う高速動作モードと、読出しデータの誤り検出(あ
るいは検出と1し正)後、誤りの無い場合に該データを
送出する低速動作゛ モードとt有し、処理に応じて
いずれかのモードを任意に選択して使用することを特徴
とづ−る記憶装置の読出しtllJm方弐〇+11 In a storage device having a means for detecting errors in read data or correcting detected waves, a high-speed operation mode in which transmission of read data and error detection (or detection and correction) are performed in parallel, and error detection ( The present invention is characterized in that it has a low-speed operation mode in which the data is sent out if there is no error after detection (1 (correct)), and one of the modes is arbitrarily selected and used depending on the processing. Reading of storage device tllJm way 2〇
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP58034200A JPS59160895A (en) | 1983-03-02 | 1983-03-02 | Readout control system of storage device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP58034200A JPS59160895A (en) | 1983-03-02 | 1983-03-02 | Readout control system of storage device |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS59160895A true JPS59160895A (en) | 1984-09-11 |
Family
ID=12407517
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP58034200A Pending JPS59160895A (en) | 1983-03-02 | 1983-03-02 | Readout control system of storage device |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS59160895A (en) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2014092865A (en) * | 2012-11-01 | 2014-05-19 | Toyota Motor Corp | Information processor and information processing method, and control system |
-
1983
- 1983-03-02 JP JP58034200A patent/JPS59160895A/en active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2014092865A (en) * | 2012-11-01 | 2014-05-19 | Toyota Motor Corp | Information processor and information processing method, and control system |
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