JPS59159571A - 絶縁ゲ−ト電界効果型半導体装置の製造方法 - Google Patents
絶縁ゲ−ト電界効果型半導体装置の製造方法Info
- Publication number
- JPS59159571A JPS59159571A JP58033057A JP3305783A JPS59159571A JP S59159571 A JPS59159571 A JP S59159571A JP 58033057 A JP58033057 A JP 58033057A JP 3305783 A JP3305783 A JP 3305783A JP S59159571 A JPS59159571 A JP S59159571A
- Authority
- JP
- Japan
- Prior art keywords
- chip
- substrate
- potential
- semiconductor device
- semiconductor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は絶縁ゲート電界効果型半導体装置の製造方法に
関する。
関する。
従来、電界効果型トランジスタを構成要素とする半導体
チップをケースに搭載する場合金属から成る搭載部分に
金箔等を敷き半導体テップを乗せ加熱することに依シ金
と半導体との共晶体を形成させチップを搭載部分に固定
していたが、最近は搭載部分に低融点ガラス又は有機接
着材等高抵抗又は絶縁材質を敷きチップを固定する方法
が実用化されつつある。
チップをケースに搭載する場合金属から成る搭載部分に
金箔等を敷き半導体テップを乗せ加熱することに依シ金
と半導体との共晶体を形成させチップを搭載部分に固定
していたが、最近は搭載部分に低融点ガラス又は有機接
着材等高抵抗又は絶縁材質を敷きチップを固定する方法
が実用化されつつある。
この手法に依るとチップの搭載は安価にかつ容易に行な
う事が出来るがチップ裏面が低抵抗な金属層と結合して
いない為、半導体装置を使用状態とすると半導体基板電
位が不安定となシ、半導体装置の電気的特性を劣化させ
る。
う事が出来るがチップ裏面が低抵抗な金属層と結合して
いない為、半導体装置を使用状態とすると半導体基板電
位が不安定となシ、半導体装置の電気的特性を劣化させ
る。
これ等の搭載方法を使用する場合従来搭載方法では一般
に行なわれていた如き、金属から成るチップ搭載部分と
チップとを電気的に結合させ搭載部分から引き出された
端子から一定電位を与えることによシ基板電位を一定電
位に保つ手法は使用出来ない為−、テップ表面で基板電
位用配線層と基板表面とを接続させる手法を用いる必要
が有る。
に行なわれていた如き、金属から成るチップ搭載部分と
チップとを電気的に結合させ搭載部分から引き出された
端子から一定電位を与えることによシ基板電位を一定電
位に保つ手法は使用出来ない為−、テップ表面で基板電
位用配線層と基板表面とを接続させる手法を用いる必要
が有る。
この手法は既に多くの製品に採用されている手法でアシ
特にバックバイアスジェネレーターヲ内蔵した半導体装
置には必須の手法である。
特にバックバイアスジェネレーターヲ内蔵した半導体装
置には必須の手法である。
この手法に依シ基板電位は一定に保たれる様に思われが
ちであるが通常の半導体装置では集積密度の向上を目ざ
す目的から基板と基板電位用配線との接続点をチップ表
面に多数設けることが出来ず、一般にはチップ周辺での
み接続を取っているだけである為、これ等のチップを搭
載するのに前述の簡便な搭載方法を使用した場合チップ
周辺付近の基板電位は安定するがチップ中央付近の基板
電位は半導体装置を動作させた場合ＡＣ的なノイズに依
〃不安定となる不都合が発生する。
ちであるが通常の半導体装置では集積密度の向上を目ざ
す目的から基板と基板電位用配線との接続点をチップ表
面に多数設けることが出来ず、一般にはチップ周辺での
み接続を取っているだけである為、これ等のチップを搭
載するのに前述の簡便な搭載方法を使用した場合チップ
周辺付近の基板電位は安定するがチップ中央付近の基板
電位は半導体装置を動作させた場合ＡＣ的なノイズに依
〃不安定となる不都合が発生する。
本発明は上記した簡便なチップ搭載方法を用いた半導体
装置の基板電位をチック面積を犠牲にすること無くチッ
プ全面にわたシ安定させる方法に関するものである。
装置の基板電位をチック面積を犠牲にすること無くチッ
プ全面にわたシ安定させる方法に関するものである。
本発明の特徴は、電界効果型トランジスタを構成要素と
する半導体装置の製造方法において半導体チップ表面で
基板電位用配線と基板との接続をとシ、かつ半導体基板
の厚さを２５０μｍ内至５５０μｍとなる様に加工し、
かつ半導体チップ裏面全面にアルミニウム金属被膜を被
着させ、半導体チップを高抵抗又は絶縁材質を用いてケ
ース搭載部に固定する半導体装置の製造方法にある。
する半導体装置の製造方法において半導体チップ表面で
基板電位用配線と基板との接続をとシ、かつ半導体基板
の厚さを２５０μｍ内至５５０μｍとなる様に加工し、
かつ半導体チップ裏面全面にアルミニウム金属被膜を被
着させ、半導体チップを高抵抗又は絶縁材質を用いてケ
ース搭載部に固定する半導体装置の製造方法にある。
以下本発明の説明を行なう。
まず第１図（ａ）は従来方法に依シ製造された完成チッ
プの断面図であシチップ周辺で基板１と基板電位用配線
２とが接続されている。ここでチップの厚さは使用する
ウェハースの径によシ異なるが通常３００μｍ内至７０
０μｍ程度である。
プの断面図であシチップ周辺で基板１と基板電位用配線
２とが接続されている。ここでチップの厚さは使用する
ウェハースの径によシ異なるが通常３００μｍ内至７０
０μｍ程度である。
次に第１図（ａ）に示すチップに対して基板表面から裏
面までの抵抗を十分に低くする為に、基板裏面からエツ
チング、研磨あるいは研削等を行ないチップ厚を薄くす
る。
面までの抵抗を十分に低くする為に、基板裏面からエツ
チング、研磨あるいは研削等を行ないチップ厚を薄くす
る。
この時点でチップ厚はチップ取扱い上問題の生じない範
囲で出来る限シ薄い方が良い。加工後のウェハース厚は
２５０μｍ内至５５０μｍが適当である（第１図の））
。
囲で出来る限シ薄い方が良い。加工後のウェハース厚は
２５０μｍ内至５５０μｍが適当である（第１図の））
。
次に第１図の）に示すチップに対し裏面全面にアルミニ
ウム金属被膜（以下人ｌ膜と略す）を被着させる（第１
図（Ｃ））。
ウム金属被膜（以下人ｌ膜と略す）を被着させる（第１
図（Ｃ））。
上記説明に用いた図においてチップ表面に形成されてい
るＭＯＳトランジスタ等の図示は省略している。
るＭＯＳトランジスタ等の図示は省略している。
また説明の便宜上チップ状態で加工を行なっているがウ
ェハース状態で加工を行なう方が容易であればウェハー
ス状態で加工すればよい。
ェハース状態で加工を行なう方が容易であればウェハー
ス状態で加工すればよい。
上述し、た如き構造とする事によシチップ全体の基板電
位は裏面に被着されたＡＩ膜に依シ全域にわだシ同電位
となる。またチップは厚さ方向の抵抗が十分小さくなる
様チップ厚を薄く加工［、、ておシ、かつ、チップ表面
で基板は基板電位用配線と接続されているので、チップ
裏面のＡＩ膜はチップ表面から供給される基板電位に保
たれるてととなシ、チップ全体の基板電位を所望の電位
に保つ事が可能となる。
位は裏面に被着されたＡＩ膜に依シ全域にわだシ同電位
となる。またチップは厚さ方向の抵抗が十分小さくなる
様チップ厚を薄く加工［、、ておシ、かつ、チップ表面
で基板は基板電位用配線と接続されているので、チップ
裏面のＡＩ膜はチップ表面から供給される基板電位に保
たれるてととなシ、チップ全体の基板電位を所望の電位
に保つ事が可能となる。
以上説明した様に本発明を実施すると高抵抗又は絶縁材
質を用いてチップをケースに搭載する場合チック面積を
犠牲にすることなくチップ全体の基板電位を所望の電位
に保つ事が可能であシ半導体装置の特性を劣化させずに
コストを低減することが出来る。
質を用いてチップをケースに搭載する場合チック面積を
犠牲にすることなくチップ全体の基板電位を所望の電位
に保つ事が可能であシ半導体装置の特性を劣化させずに
コストを低減することが出来る。
本文中説明では熱処理等については一切触れていないが
一般に半導体にＡＩを被着した場合、一定条件で熱処理
を行なうと基板とＡＩとの接触抵抗を下げることが可能
であシ熱処理を施した方がより大きな効果が得られるこ
とは明らかであシ、必要に応じて熱処理を施せばよい、
。
一般に半導体にＡＩを被着した場合、一定条件で熱処理
を行なうと基板とＡＩとの接触抵抗を下げることが可能
であシ熱処理を施した方がより大きな効果が得られるこ
とは明らかであシ、必要に応じて熱処理を施せばよい、
。
第１図（ａ）〜（Ｃ）は各々本発明の製法の一例を工程
順断面図で示すもので、第１図（ａ）は従来製法で作製
された完成ナツプの断面図、第１図（ｋ））は第１図（
ａ）に示すチップの基板を裏面から加工しチップ厚さを
薄くした段階の断面図、第１図（Ｃ）は第１図（１））
に示すチップの裏面全面にＡＩ膜を被着したものの断面
図、第２図は本発明の提供する構造を断面図にて示すも
のであ如、第１図（Ｃ）で示すチップを高抵抗又は絶縁
材質でチップ搭載部分に固定した図、である。 なお図中、１・・・・・・基板、２・・・・・・基板電
位用配線、３・・・・・・チップ表面を覆う絶縁膜、４
・・・・・・基板と基板電位用配線とを接続する為の開
口、５・・・・・・基板１を加工に依シ薄くしたもの、
６・・・・・チップ裏面に被着されたＡＩ膜、７・・・
・・・チップ搭載部分、８・・・・・・チップを搭載部
分に固定する為の高抵抗又は絶縁材質、である。 （ａ−９ （ム） ＃ ｌ 図 蒸２ 凹
順断面図で示すもので、第１図（ａ）は従来製法で作製
された完成ナツプの断面図、第１図（ｋ））は第１図（
ａ）に示すチップの基板を裏面から加工しチップ厚さを
薄くした段階の断面図、第１図（Ｃ）は第１図（１））
に示すチップの裏面全面にＡＩ膜を被着したものの断面
図、第２図は本発明の提供する構造を断面図にて示すも
のであ如、第１図（Ｃ）で示すチップを高抵抗又は絶縁
材質でチップ搭載部分に固定した図、である。 なお図中、１・・・・・・基板、２・・・・・・基板電
位用配線、３・・・・・・チップ表面を覆う絶縁膜、４
・・・・・・基板と基板電位用配線とを接続する為の開
口、５・・・・・・基板１を加工に依シ薄くしたもの、
６・・・・・チップ裏面に被着されたＡＩ膜、７・・・
・・・チップ搭載部分、８・・・・・・チップを搭載部
分に固定する為の高抵抗又は絶縁材質、である。 （ａ−９ （ム） ＃ ｌ 図 蒸２ 凹
Claims (1)
- 電界効果型トランジスタを構成要素とする半導体装置の
製造方法において、半導体チップ表面で基板電位用配線
と基板との接続をとり、かつ半導体基板の厚さを２５０
μｍ内至５５０μｍとなる様に加工し、かつ前記半導体
チップ裏面全面にアルミニウム膜を被着させ、前記半導
体チップを高抵抗材又は絶縁材質を用いてケース搭載部
に固定することを特徴とする絶縁ゲート電界効果型半導
体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58033057A JPS59159571A (ja) | 1983-03-01 | 1983-03-01 | 絶縁ゲ−ト電界効果型半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58033057A JPS59159571A (ja) | 1983-03-01 | 1983-03-01 | 絶縁ゲ−ト電界効果型半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59159571A true JPS59159571A (ja) | 1984-09-10 |
Family
ID=12376121
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58033057A Pending JPS59159571A (ja) | 1983-03-01 | 1983-03-01 | 絶縁ゲ−ト電界効果型半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59159571A (ja) |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52134380A (en) * | 1976-05-06 | 1977-11-10 | Nippon Telegr & Teleph Corp <Ntt> | Production of mis type semiconductor circuits |
| JPS55120157A (en) * | 1979-03-09 | 1980-09-16 | Toshiba Corp | Semiconductor integrated circuit device |
| JPS57211745A (en) * | 1981-06-24 | 1982-12-25 | Hitachi Ltd | Semiconductor integrated circuit device |
| JPS57211738A (en) * | 1981-06-24 | 1982-12-25 | Hitachi Ltd | Semiconductor device |
-
1983
- 1983-03-01 JP JP58033057A patent/JPS59159571A/ja active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52134380A (en) * | 1976-05-06 | 1977-11-10 | Nippon Telegr & Teleph Corp <Ntt> | Production of mis type semiconductor circuits |
| JPS55120157A (en) * | 1979-03-09 | 1980-09-16 | Toshiba Corp | Semiconductor integrated circuit device |
| JPS57211745A (en) * | 1981-06-24 | 1982-12-25 | Hitachi Ltd | Semiconductor integrated circuit device |
| JPS57211738A (en) * | 1981-06-24 | 1982-12-25 | Hitachi Ltd | Semiconductor device |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4693770A (en) | Method of bonding semiconductor devices together | |
| EP0513100A1 (en) | Semiconductor device and method for its manufacture | |
| JP3013786B2 (ja) | 半導体装置の製造方法 | |
| US6104081A (en) | Semiconductor device with semiconductor elements formed in a layer of semiconductor material glued on a support wafer | |
| US5866951A (en) | Hybrid circuit with an electrically conductive adhesive | |
| JPS59159571A (ja) | 絶縁ゲ−ト電界効果型半導体装置の製造方法 | |
| JPS5890755A (ja) | 半導体装置 | |
| JPH04199632A (ja) | Ｓｏｉウエハ及びその製造方法 | |
| JPH0793329B2 (ja) | 半導体ペレツトの固定方法 | |
| JPS63160365A (ja) | 半導体装置用絶縁基板 | |
| JP2715456B2 (ja) | 半導体装置 | |
| JP2004103919A (ja) | 半導体ウェーハ及びその製造方法並びに半導体装置 | |
| JPS60111450A (ja) | 半導体集積回路装置 | |
| JPS63308924A (ja) | 半導体装置 | |
| JPS5965476A (ja) | 半導体装置 | |
| JPH0414833A (ja) | 半導体装置 | |
| JPS5823451A (ja) | 半導体装置 | |
| JP2513255B2 (ja) | 半導体装置 | |
| JPH02238627A (ja) | 半導体装置 | |
| JPS63155748A (ja) | 半導体装置用絶縁基板 | |
| JPH0194652A (ja) | 半導体装置およびその製造方法 | |
| JPS60171739A (ja) | 電子装置 | |
| JPH07130938A (ja) | 半導体集積回路用リードフレーム | |
| JPS61194864A (ja) | 半導体装置 | |
| JPH04250627A (ja) | 半導体装置及びその製造方法 |