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JPS59156023A - ゲ−トタ−ンオフサイリスタの保護装置 - Google Patents

ゲ−トタ−ンオフサイリスタの保護装置

Info

Publication number
JPS59156023A
JPS59156023A JP2950983A JP2950983A JPS59156023A JP S59156023 A JPS59156023 A JP S59156023A JP 2950983 A JP2950983 A JP 2950983A JP 2950983 A JP2950983 A JP 2950983A JP S59156023 A JPS59156023 A JP S59156023A
Authority
JP
Japan
Prior art keywords
current
circuit
time
thyristor
turn
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2950983A
Other languages
English (en)
Inventor
Shunichi Koike
俊一 小池
Yukio Watanabe
幸夫 渡辺
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP2950983A priority Critical patent/JPS59156023A/ja
Publication of JPS59156023A publication Critical patent/JPS59156023A/ja
Pending legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H03ELECTRONIC CIRCUITRY
    • H03KPULSE TECHNIQUE
    • H03K17/00Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/08Modifications for protecting switching circuit against overcurrent or overvoltage

Landscapes

  • Power Conversion In General (AREA)
  • Thyristor Switches And Gates (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明は、ゲートターンオフサイリスタ・をしゃ断失敗
から保護するために設:げられるゲートターンオフサイ
リスタの保撞装置に14する。
c発明の技術的背景とその問題点〕 一般に、イオン加速器等に用いられるプラズマを得るの
にアークが利用されていることは周知であり、このアー
クを安定させるものとしてアーク安定化電源装置がある
。このような鑞流装置としては、ゲートターンオアサイ
リスタ(以下GTOと称す)をオン・オフすることによ
り直流t、を圧をパルス状にして負荷に与えるものがあ
る。また、このGTOにより負荷短絡時に負荷電流をし
ゃ断することが行なわれている。負荷短絡時の負荷電流
をしゃ断するために、シャント抵抗、レベル検出器、磁
流制御回路を設置プて、シャント抵抗により負荷電流を
検出し、レベル検出器で負荷礒流di過磁流となったと
きに過1流検出(言号を出力し、オ)  7指令回路で
GTO′t−ターンオフさする指令全出力するようにし
てハる。
しかし、このような構成においては、負荷電流がGTO
のしゃ断可能1流以上のときに、GTOにターンオフさ
せる指令が与えられると、GTOがしゃ断失敗して、破
壊さ几る2それがあつlと。
〔発明の目的〕
本発明は上記欠点全除去するためになされたもので、ゲ
ートターンオフサイリスタをしゃ断失敗なくターンオフ
し、しゃ断失敗による破壊から保護し得るゲートターン
オフサイリスタの保護装置を提供することを目的とする
〔発明の概要〕
本発明では上記目的を達成するために、ゲートターンオ
フサイリスタに流れる電流が過1流として検出すべき電
流喧以上であってしゃ断可能電流値以下となって・のる
ときに、ゲートターンオフサイリスタにターンオフさせ
る指令を与えるようにしている。
〔発明の実権例〕
本発明の第1の実施例を第1図乃至第3図を参照して説
明する。
lは直流1源、2はリアクトルであり、1流の急激な変
化を抑制する。3はαroであり、図示しなめゲート回
路によりオン・オフする。4は負荷、5は1流検出手段
としての7ヤント抵抗であり、負荷1流Ii検出する。
6はダイオードであり、リアクトル2と並列接続されて
、G’l’03 をオフしたときにリアクトル2を流れ
る磁流を循環さする。
7は回路に存在する浮遊容量回路に設けられるコンデン
サ等の静鑞容涜である。8はレベル検出器であり、シャ
ント抵抗5により検出された磁流検出信号9を入力して
、この゛1流検出言号9が過電流として判定すべき設定
値以上となったときに過1流検出直号10全出力する。
11は遅延回路であり過電流検出1言号10全設定時間
遅延さ2すだ信号を遅延回路出力信号12として出力す
る、131は或流制御回路であり、遅延回路出力信号1
2に応じて、GTO3’iiターンオフするオフ指令1
4を出力する。
次に本実施例の作用について説明する。
第2図にしいて、イ)は直流4源】から流れ出るシ流工
、金、(ロ)は静電容置7から流れ出る(流I2を、ヒ
埼は負荷14に流れる負荷礁流工の時間的経違を示すも
のである。
直流シ源■ρ為ら流ル出る峨流工、は負荷短絡時t。
まで一定値であり、II後は、ある傾きで増加する。
この傾きは、直流1源1の電圧6v、リアクトル2のイ
ンダクタンス全りとするとdI、/dz =V/Lであ
る。
また、静磁flt7から流れ出る゛磁流工、は負荷短絡
時t、までは零であり、tlからt2の間は静電容置7
の族11流が流れ、t2後はまた零である。
負荷這流工はI、と工、との和であり、tlまでは一定
値であり、IIと12の間で増加してピーク値IPとな
り減少する。t2後はVAの傾きで増加する。
負荷1流Iが過電流として判定すべき過1流値I、とな
ったとき、第3図中の過電流検出1号1゜全時刻1.で
レベル検出器8が出力する。この過電流検出1号10i
設定時間1d遅延さtたものを遅延回路出力1d号12
として遅延回路11が出力する。磁流制御卸回路]3は
遅延回路出力[δ号12t−人力して、時刻t4でGT
O31ターンオフさせるオフ指令14・と出力する。
設定時1jjtdは、オフ指令14t−出力する時刻t
4が、靜(容置7 、/)族44流が減衰した後になる
ように設定すれば良い。
従来は時刻t3からレベル検出器8の遅れ時間経過後に
オフ指令14t−出力して、GTO34ターンオフして
いたので、GTO3がターンオフする時点での負荷電施
工が静電容置7の放這磁流によって、GTO3のしゃ断
可能電流値IO以上となってGTO3がしゃ断失敗する
おそれがあった0 本実施列によれば、静(容量7の放礒磁流が減衰した後
の時刻t4でGTO3をターンオフするようにしている
ので、負荷電流IがGTO3のしセ断可能1流値■o以
上であることはなく、G’I’03 ’t”しゃ断失敗
さすることなくターンオフできる。
次に本発明の第2の実名列を第4図を参照して説明する
第5図に−おいて、40はレベル検出器であり、磁流検
出1号9がGTO3のしゃ断可拒4流値IOを超よると
論理レベル「1」、GTO3のしゃ断可能礁流値IO以
ドで論理レベル「0」のし−e断可能1流検出直号41
t−出力する。レベル検出器8は(流検出1g号9が過
電流として判定すべき過砿流値IL以上で論理レベル「
1」、過電流値IL未満で論理Vぺル「0」の過4流検
出18号lOを出力する。遅延回路11は、過礒流検出
信号10を設定時間td遅延させたものを遅延回路出力
信号12を出力する。
42はノット回路であシ、しゃ断可能成流検出言号41
t−反転した1号43を出力する。44はアンド回路で
あり、遅延回路出力信号12と、ノット回路42の出力
1号43との論理積をとったものをアンド回路出力信号
45として出力する。オフ指令回路13はアンド回路出
力信号45が論理レベル「1」となったと@、GTO3
をターンオフさせるオフ指令14を出力する。
このような構成にすることにより、第5図に示すように
仮に設定時間1dが短かすぎて、磁流検出1号9がしゃ
断可能4流値Ioよシ大きいときに論理レベルrlJの
遅延回路出力+71号12がアンド回路44に入力され
たとしても、ノット回路42の出力1号43が論理レベ
ル「0」であるため、アンド回路出力信号45は論理レ
ベル「0」である。その後、1寵流検出1言号9がしゃ
断可惰磁流値Io以ドとなったときにノット回路42の
出力言−号43が論理レベル「1」と、上り、アンド回
路出力信号45は論理レベル「1」となる。このとき、
オフ指令回路13はGTOBをターンオフさせるオフ指
令14を出力する。
従って本実施例によれば、設定時間tdが短かすぎる場
合ても、磁流検出1言号9がしゃ断可能4流[直IO以
ドのときにGTO3tターンt)さ亡るようにしている
ので、GTO3がしゃ断失敗することはなA。また、こ
の浩果設定時間1dの決定が容易になる。
次に本発明の第3の処施例t−第6図及び第7図を参照
して説凋する。
第6図において、60はノット回路であり、過鷹流検出
信号10t−反舐させた信号61を出力する。62はフ
リップ・70ツブごあり、しゃ断可能踵流信号41全セ
ット入力端子Sに、ノット回路60の出力信号61 e
 IJセット入力端子Bに入力して、Q4子出力63を
出力する。このQ4子出力63とノット回路42の出力
信号43とは共にアンド回路44に入力さルている。
このような構成にすることにより%第7図に示すように
、tlとt、の間では、負荷短絡により、静填容17の
族4々流I、が流れてGTO3K流れる電流Iは急増し
ている。このとき、GTO3に流れる4流は過(流逼り
、以上で、しゃ断可能心流直No以下であるが、G’l
’03にはオフ指令14t−与えない。
輸と14の間では、GTO3に流れる踵流工はしゃ断可
、走峨流直IO以上であるので、G’l’03 Kはナ
フ指令141c与えない。t4以後ではGTo 3 K
流れる1流Iはしゃ断可能成流直ro以下であシ、減少
している。このとき、GTO3にオフ指令14t−与え
る。
従って本実施例によれば、GTOaをしゃ断失敗さする
ことなぐターン十7できる。また遅延回路11を用いて
^ないので、設定時間1dを決定することが不要であり
回路の設計が容易となる。
なお不−j!1例ではクリップ・70ツブ62を使用し
ているが、7リツブ・70ツブ62は論理回路全組み訃
btて構成しても良い。またクリップフロツブ620代
わりに他の記憶回路を用いて、t3とt、の間ではGT
O3にオフ指令14を与えずにt4以後でGTO3にオ
フ指令を与えるようにしても良いO 以上、アーク安定化1源装置に用^られるGTo3の保
護装置について説明したが、GTO3は過1流をしゃ断
するためにターンオフさせるもDであれば良い。
次に本発明の第4の実施例?:第8図を参照して脱力す
る。
窮8図におAて、80は単相交流電源、81はコンデン
サである。リアクトル2とコンデンサ81とは交流フィ
ルタを構成しており、逆並列接続さルたGTO3は交流
スイッチである。このような回 ・路にお贋でも、遅延
回路出力信号]2により′成流制、卸回路13で各GT
O3にオフ指令14金与えてターンオフすれば、しや新
失敗iz < GTo 3 kターンオフすることがで
きる。
〔発携の効果〕
本発明によれば以上説明したように、ゲートターンオア
サイリスタとしゃ断失敗なくターンオフし、しゃ断失敗
による破壊から保護し得るグートターンオフサイリスタ
の保護装置を提供することができる。
【図面の簡単な説明】
第1図は本発明の傳1の実施例を示す構成図、J2図は
短絡電流の時間的変化を示す特性図、第3図は第1図の
装置の動作を示すタイム・チャート、第4図は本発明の
第2の実施列を示す構成図、篤5図は第4図の装置の動
作を示すタイムチャート、第6図は本発明の第3の実施
例を示す構成図、第7図は86図の装置の動作を示すタ
イムチャート、第8図は本発明のs3の実施列を示す構
成図である。 3 ゲートターンオフサイリスタ 5 ・電流検出手段(シャント抵抗) 8 ・ノベル検出器 13・オフ指令回路。 代理人 弁理士 則 近 憲 佑 (ばか1名)第1図 第2図 第3図 3 aa 第4図 1 rJ   ja 第6図 第7図 手続補正書(自発) 昭和 5胃、 8.’!9  日 特許庁長官 殿 1、事件の表示 特願昭 58−29509号 2、発明の名称 ゲートターンオフサイリスタの保護装置3、補正をする
者 事件との関係 特許出願人 (307)東京芝浦電気株式会社 4、代理人 〒100 東京都千代田区内幸町1−1−6 明細書の発明の詳細な説明の欄 6、補正の内容 α) 本願明細書第2頁第1行乃至第4行に記載の「プ
ラズマを得るのに〜安定化電源装置がある。」を「加速
電源装置が知られている。」に訂正する。 Q) 同第4頁第3行に記載の「浮遊容量回路」を「浮
遊容量や、回路」に訂正する。 (3)同第6頁第1行乃至第2行に記載の「レベル検出
器8の〜出力して、」ヲ「レベル検出器8、オフ指令回
路13を介してオフ指令14を出力し、」に訂正する。 (4)  同第6頁第12行に記載の「第4図を参照し
て」を「第4図、第5図を参照して」に訂正する。 (5)  同第6頁第14行に記載の「第5図」を「第
4図」に訂正する。 (6)  同第10頁第3行に記載の「アーク安定化電
源装置」を「加速電源装置」に訂正する。 以上

Claims (1)

    【特許請求の範囲】
  1. ゲートターンオフサイリスタと、このゲートターンオフ
    サイリスタを流れる電流音検出する磁流検出手段と、こ
    の磁流検出手段により検出された4流が過鷹流と判定す
    べき過電流値以上となったことを検出するレベル検出器
    と、前記ゲートターンオフサイリスタを流れる電流が前
    記過電流値以上であって、しゃ断可能電流値以下のとき
    に前記ゲートターンオアサイリスタをターンオフするよ
    うに指令するオフ指令回路とを具備することを特徴とす
    るゲートターンオアサイリスタの保護装置。
JP2950983A 1983-02-25 1983-02-25 ゲ−トタ−ンオフサイリスタの保護装置 Pending JPS59156023A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2950983A JPS59156023A (ja) 1983-02-25 1983-02-25 ゲ−トタ−ンオフサイリスタの保護装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2950983A JPS59156023A (ja) 1983-02-25 1983-02-25 ゲ−トタ−ンオフサイリスタの保護装置

Publications (1)

Publication Number Publication Date
JPS59156023A true JPS59156023A (ja) 1984-09-05

Family

ID=12278061

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2950983A Pending JPS59156023A (ja) 1983-02-25 1983-02-25 ゲ−トタ−ンオフサイリスタの保護装置

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JP (1) JPS59156023A (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0850518A (ja) * 1994-04-13 1996-02-20 Sgs Thomson Microelectron Sa 過電流保護装置

Cited By (1)

* Cited by examiner, † Cited by third party
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JPH0850518A (ja) * 1994-04-13 1996-02-20 Sgs Thomson Microelectron Sa 過電流保護装置

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