JPS59152598A - 試験結果の取込み装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は、ＩＣメモリ試験装置に用いるだめの試験結果
の取込み装置に関するものである。

〔従来技術〕

第１図はＩＣメモリ試験装置の構成を示すブロック図で
、パターン発生器１から入力データ２及び期待値３の組
を順次サイクリックに発生しその入力データ２を被試験
メモリ４に供給し、その時の被試験メモリ４の出力デー
タ５と期待値３とが比較器６で比較され、両者が一致す
るか不一致になるかによって不良の判定を行ない、試験
結果７を出力する。不一致となったとき、即ち不良が発
生した場合、被試験メモリ４のどのアドレスで不良があ
ったかを示すパターン発生器１からのアドレス８と、試
験結果７とが、試験結果の取込み装置１０を介してメモ
リ９に記憶される。

とのようなＩＣメモリ試験装置で、試験結果７をメモリ
９に取込むための取込み装置１０の、従来の回路構成を
第２図に、その動作タイムチャートを第３図に示す。こ
れらの図に於て、被試験メモリ４の出力テーク５と期待
値３が、クロツク回路１７よりのテスト信号ＴＣの各周
期毎のテストサイクルで比較器６により比較され、第３
図に示す試験結果７の不良信号Ｆ、〜Ｆ３が発生したと
する。一般に不良信号のパルス巾と時間位ｆｉバ一定し
ていないため、ワンシａツ）パルス回路１２により不良
信号Ｆ、　−Ｐ’３はある一定パルス巾の不良パルス信
号１１に変換され、フリ・ノブフロッグ１６に一時記怪
される。そして次のテストサイクル２の初めに、テスト
信号ＴＣに同期したクリア信号Ｃ’ＬＲによりフリップ
フロ・ツブ１６はクリアされてテストサイクル２での不
良信号を次に記憶する。これを順次繰返すが、次段のク
リップフロップ１４には、１段前のフリップフロップ１
３で記憶した不良パルス信号１１が、クリア信号ＣＬＲ
でクリアされる前にこの信号ＣＬＲの直前に発生される
クロック信号（これは勿論テストクロックＴＣに同期し
ている）　ＣＩ＝Ｋによシ取り適寸れ、信号Ｑ２（Ｆ＋
、Ｆｖ、Ｆｓ　）となシ、これけ１サイクルの間保持さ
れる。そしてこれとクロック回路１７で作成されたメモ
リライト信号１１’ＳＴＢとはナントゲート１５でナン
ドがとられ、不良の場合（Ｑ２＝１）にのみナントゲー
ト１５出力は０が出力されてメモリ９に書き込まれる。

そしてこの書き込みのアドレスは、第１図のパターン発
生器１からのアドレス信号８を、クロック信号ＣＬＫに
よりアドレスレジスタ１６にセットすることにより指定
される。

しかし、以上の従来方法によると、リアルタイムで試験
結果７を取込むために、前のサイクルでの試験の結果（
フリップフロップ１５の内容）のクリアと、そのサイク
ルでの不良の取込みとを１つのテストサイクル内で行う
必要がある。

このため、各テストサイクル内で、クリアを実行してい
る間、即ちクリア信号ＣＬＲのノくルス幅αの間は不良
の取込みが出来なくなるという欠点がある。特に、テス
トクロ・ツクＴＣが２０〜６ｏＭＨｚ程度の高速になる
と、パルス幅αは技術的な条件からむやみに小さくでき
ないのでこの不感帯の割合が太きくなる。例えば、クリ
ア信号ＣＬＲのパルス巾を６ｎｓｅｃ、テスト周期を３
０ｎｓｔｔｃ　　、！：すると、−周期内の２０％は不
感帯が生ずることになυ、しかも不良の発生時間は、−
周期内の特定位置て必ず発生するとは限らず、被測定メ
モリによっても一定していないため、連続して発生した
場合１周期の時間より短かい間隔で発生し、この不良発
生周期に対してはクリアパルスｒ１コを一定とすると、
この不感帯の占める割合はもっと犬きくなる傾向にあっ
た。

〔発明の目的〕

本発明の目的は、テストレイトが高速になっても不感帯
を生ぜず、確実に不良を取込めるような、試験結果の取
込装置を提供するにある。

〔発明の概要〕

本発明の装置は、各テストサイクルごとの試験結果を、
複数個の並列設置したレジスタへ１サイクル分ずつ順次
取込むようにし、各レジスタのクリアは、そのレジスタ
の取込みのサイクル、よυも少くとも１ザイクルは遅ら
せたサイクルで行うようにしたことを特徴とするもので
ある。

〔発明の実施例〕

以下、本発明を第４図の実施例と、その動作タイムチャ
ートを示す第５図を径間して説明する。本実施例は、説
明を簡単にするために、２個のレジスタを用いるものと
しており、まず従来と同様に、試験結果を判定する比較
器６から不良発生時に出力された試験結果７は、ワンシ
ョ、）パルス回路１２によって成形され、不良パルス信
号１１が生成される。次に本実施例では、２個のレジス
タとしてのフリ・ツブフロップ２０゜２１に不良パルス
信号１１を交互妃取込む。即ち、クロック信号Ｃｉ、　
Ｃ２をクロ、ツク回路２６で発生させ、アントゲ−）　
２２１．２２２を介して不良パルス信号１１をテストサ
イクル毎に交互にフリップフロップ２０．２１へ取込む
。ここで用いたクロック信号Ｃ１，Ｃ２はテストクロ・
ツクＴＣを入力とするバイナリカウンタにより容易に作
成できる。′又、分離取込みのレジスタ数を多くする場
合は、その数に見合った歩進数のカウンタを設ければよ
い。

このようにして、フリップ７０ツブ２０及び２１に切分
けて取込まれた不良信号Ｆ１〜ＦｓｒＱ１．Ｑ２で与え
られる）は、少なくとも次のテストサイクルの終了迄保
持され、テストクロックＴＣとクロック信号ｃ１．　ｃ
２の各々のアンドをとったのちそれを一定時間遅延させ
ることによυ作成された第５図のクリア信号ＣＬＲ１，
ＣＬＲ２により、次のサイクルの不良の取込み直前で各
々クリアされる。従ってこのフリラグフロップ２０及び
２１の出力Ｑ１．　Ｑ２は、このクリアの前圧不良記憶
メモリ２４、２５に各々記憶されるが、これは、やはり
２相の書込パルスＷＳＴＢ１．　ＷＳＴＢ２がクロック
回路２６から出力され、これと出力Ｑ１．　Ｑ２とのナ
ンドをナントゲート２５１．２３２で交互にとることに
よ９行われる。この書込みパルスＷＳＴＢ１．　ＷＳＴ
Ｂ２はクロックｃ１．　ｃ２を適当に遅延させた信号と
して容易釦作成できるが、別途切分はサイクルに合わせ
たクロック信号を使用Ｉ〜てもよい。又、との記憶のだ
めのアドレスは、パターン発生器１からのアドレス信号
８を、クリア信号ＣＬＲ２，ｃＬＲｌそれぞれによりア
ドレスレジスタ２７．２８へと多込み、これで各メモリ
２４．２５をアクセスすることによシ定められる（メモ
リ２４をアクセスするアドレスは、メモリ２５側の７リ
ツプフロツプ２１をクリアするクリア信号ＣＬＲ２であ
シ、メモリ２５アクセスの方はその逆であることに注意
）。なお、不良記憶メモリ２４．２５をあらかじめ論理
１又は０（不良なし）にセットして卦〈場合は、試験結
果７を強制的に０にセットして全アドレスへの取込みを
行えばよい。あるいは、別途、不良記憶メモリ２４．２
５にアクセス可能となっている専用コンピュータ側（第
４図には図示せず）からのアドレス、データ及びライト
ストローブによυイニシャライズすることもできる。

なお、本実施例では、取込みの分割数を２としたが、こ
れは更に多くの分割にすることも容易である。

〔発明の効果〕

以上の説明から明らかなように、本発明によれば、複数
個のレジスタによって試験結果を交互にとシ込み、その
クリア及び不良記俤メモリへの転送は他のレジスタの取
込み中に行えるので、不良取込みの不感帯をなくすこと
ができ、また不良取込みメモリへの転送にも時間的余裕
がてきるので、そのアクセス速度も従来よシ遅くてよぐ
、このため転送動作を確実に行え、不良取込みの信頼性
を大幅に向上できるという効果がある。

【図面の簡単な説明】

第１図ＦｉＩＣメモリ試験装置の構成を示すブロック図
、第２図は従来の試験結果の取込み装置を示す図、第６
図は第２図の装置の動作を示すタイミング図、第４図は
本発明の一実施例を示す図、第５図は第４図の実施例の
動作を示すタイミング図である。 ３・・・期待値　　　　　　４・・・被試験メモリ５・
・・出力データ　　　　６・・・比較器７・・試験結果 １２・・・ワンショットパルス回路 １１・・・不良パルス信号 ２０．２１・・・ヲリップフロップ回路２２１、２２２
・・・アンドゲート回路２３１、２３２・・・ナントゲ
ート回路２４、２５・・・不良記憶メモリ ２６・・・クロック回路 ２７．２８・・・アドレスレジスタ

Claims (1)

【特許請求の範囲】
1. 各テストサイクル毎のテストパターンに対スる論理装置
   の正しい出カバターンと実際の出カバターンとを比較す
   ることによって得られた試験結果を示す不良信号を上記
   テストサイクル毎にその１個づつを順次サイクリックに
   取込むための複数個のレジスタと、該レジスタの各々へ
   の上記サイクリックな取込みの制御機能、各レジスタの
   内容を当該レジスタとは別のレジスタへの取込のテスト
   サイクル中にクリアする機能、及び上記取込みとクリア
   の間に各レジスタの内容をメモリ装置へ転送する機能を
   有した制御回路とを備えたことを特徴とする試験結果の
   取込み装置。