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JPS59151463A - 固体交流リレ−および光点弧サイリスタ - Google Patents

固体交流リレ−および光点弧サイリスタ

Info

Publication number
JPS59151463A
JPS59151463A JP58241790A JP24179083A JPS59151463A JP S59151463 A JPS59151463 A JP S59151463A JP 58241790 A JP58241790 A JP 58241790A JP 24179083 A JP24179083 A JP 24179083A JP S59151463 A JPS59151463 A JP S59151463A
Authority
JP
Japan
Prior art keywords
region
anode
conductivity type
thyristor
relay
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP58241790A
Other languages
English (en)
Inventor
ト−マス・ハ−マン
オリバ−・ウイリアムス
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Infineon Technologies Americas Corp
Original Assignee
International Rectifier Corp USA
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by International Rectifier Corp USA filed Critical International Rectifier Corp USA
Publication of JPS59151463A publication Critical patent/JPS59151463A/ja
Pending legal-status Critical Current

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    • H01L2924/1306—Field-effect transistor [FET]
    • H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]
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    • H01L2924/191—Disposition
    • H01L2924/19101—Disposition of discrete passive components
    • H01L2924/19107—Disposition of discrete passive components off-chip wires

Landscapes

  • Electronic Switches (AREA)
  • Thyristors (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （発明の技術分野） 本発明は交流用固体リレーおよびこのリレーに用いられ
るサイリスクに関する。
（発明の技術的背景） 固体交流スイッチは周知である。入力と出力との間を光
学的手段を用いることによって絶縁したこの種のリレー
も周知である、現在の装置では、交流回路を構成するの
に多数の個別要素を要するのが普通である。つまシ、単
一の装置を作るのに３０マたはそれより多い個別のサイ
リスタ、トランジスタ、抵抗およびコンデンサが必要と
なる。
固体リレーの種々の部分を構成するためにいろいろな試
みがなされているが、高圧で大電力の要素を組合わせる
ためあまり成果はあがっていない。
従来提供された固体リレーは、交流電圧がある小さな「
窓」内にあるときのみサイリスクをターンオンさせるた
めにゼロ電圧通過回路を用いている。これらの回路は、
かなり複雑で電力チップ中に組込むことが難しい。すな
わち、ゼロクロス点弧回路は電力端子に跨って接続され
た個別の抵抗を使用することを要する。この抵抗をチッ
プ表面に形成することが困難であるため、上記個別の抵
抗を単一のチップに組込むことは容易ではない。
誘導性または抵抗性負荷に対しリレーをいわゆるスナバ
なしの動作を行わせることもまた難しい。
固体リレーは抵抗性または若干誘導性の負荷に対しても
良好に動作するが、誘導性の高い負荷に対してはリレー
が１サイクルの半分のみターンオンして半波動作すなわ
ちチャタリングを行い勝ちだからである。これは、リレ
ーが速い過渡状態すなわち高いｄＶ／ｄｔ条件下で回路
の速やかなターンオンを抑制するコンディショニング回
路を一般にそなえているために起きる。しかし、装置が
非常に誘導性の高い負荷で動作しているときは、装置が
ターンオンしている閾電圧変化は繰返し生じるのが普通
である。コンディショニング回路がこれを過渡信号であ
ると誤って判定すると、動作における特定の半分の相期
間中、電力出力が遮断される。
回路は次の半波期間で正常に戻り、リレーはターンオン
する。この状態が繰返され、リレーは１サイクルの一方
またはもう一方の半波の間のみターンオンする。この状
態を避けるため、従来のリレーは点弧感度を減じて形成
され、どのことが光学的点弧の感度を減じている。
従来のリレーはかなり複雑であるから、ハウジングにか
なりの体積を要する。しかも、従来の固体リレーは最大
温度上昇が約１１０℃までに制限されており、その取扱
い得る電流容量も制限されている。そして、従来の固体
リレーは、多数の個別要素および大きなハウジングを要
するためかなり高価である。
それ自体単独で用いられるかまたはリレーに組込まれて
用いられる光学的に点弧されるラテラルサイリスタ素子
も公知である。しかし、このような装置は高価でありし
かもかなりの順方向電圧降下を伴い、さらに入力光に対
する感度が低い。この種のサイリスクの１つは例えば１
９８２年１０月１９日付の光制御トランジスタと題する
米国特許第４，３５５，３２０号に示されている。
（発明の概要） 本発明では、交流リレー用に２つの同一で新規なサイリ
スタ電力チップが設けられ、この電力チップは共に各素
子の一表面にカソードおよびアノードが横方向に構成さ
れ、チップの各々は光学的に点弧され、且つ光照射され
斧ときアノードとカッニドとの間を導通させる感光性の
上面を有する。
これらサイリスタの各々のゲート回路は、個別要素もし
くはサイリスタを形成する半導体物質の本体中に埋込ま
れた要素によって形成された新規々回路に接続されてい
る。制御回路は、装置に加わる電圧がある所定の閾値よ
勺大きい値を超えたとき、または装置に高いｄＶ／ｄｉ
過渡状態が生じたときに光照射されてもターンオンを阻
止する。この制御回路は、各サイリスタのゲートをクラ
ンプするためにターンオンされるクランプトランジスタ
、および主電力電極間に接続されるコンデンサ分圧器を
有する。コンデンサ分圧器は制御トランジスタに制御信
号を与える。
コンデンサ分圧器のコンデンサの一方ハ制御トランジス
タの分布キャパシタンスである。制御トランジスタがオ
ンである限シ各電力サイリスタはその表面が光照射され
てもターンオンできない。
コンデンサ分圧器は、制御トランジスタが通常は比較的
小さな窓値より大きい絶対値の電圧が主素子に加わると
ターンオンするように構成されている。したがって電力
サイリスタはこの小さな窓値の外側またはゼロ通過値で
はターンオンできない。
新規なコンデンサ分圧器は制御トランジスタと組合わさ
れて速い過渡変動を抑制し、しかも通常の負荷条件の下
で素子を動作させる。したがって、高度に誘導性の負荷
条件の下での素子のターンオン中に繰返し発生する過渡
電圧が速い過渡変動として誤認されることはなく、電力
サイリスタチップは高度に誘導性の負荷の下でさえも正
常にターンオンする。
本発明の新規な信号形成器もまた誤点弧を伴わずに素子
の光感度を改善する。市販の光にょフ絶縁されたトライ
アック駆動装置等は、低レベル指令信号を過渡変動から
分離できないためｄＶ／ｄｔ性能または光感度が常に制
限されている。
２つのチップ構成用に新規な外囲器が提供され、この外
囲器では２つのチップが容易かつ安価に相互に並列に接
続され且つ外部から保護される。アルミナ基板または他
の適当な熱伝導性ではあるが電気的に絶縁性の基板が、
スイッチの種々のチップを受入れるため、およびチップ
電極を適当な出力リード線に接続するために、適当な導
電パターンと共に設けられる。逆並列に接続される２つ
の同一のサイリスタチップは基板上の導電パッドに対称
的に固着され、且つ相互にならびに基板上の２つの導電
パターンの端子端部に整列される。次いで２つの連続ワ
イヤがサイリスタパッドおよび導電リードにステイッチ
ボンデイングされる。これは一本のリードワイヤが一方
のチップのアノードパッド、第２のパッドのカソードパ
ッドおよび　　　゛入力交流リード線に接続される導電
パターンの一方に接続されるように行われる。他のワイ
ヤは同様に他の電極および導電パターンに接続され、サ
イリスタを逆並列に接続する。
゛　電力チップが接続されるのと同時に小さなＩＪＤチ
ップがアルミナ基板に接続される。ＬＥＤは交流出力リ
ード線から良好に絶縁された２つの入力リード線に適当
に接続される。
次に白い照明反射材によシ覆われたプラスチックキャッ
プが基板に固着され、ＬＥＤおよび２つの電力チップを
収容する基板の領域を覆う。キャップは透明なシリコー
ンで構成されてもよい。このキャップは、チップおよび
その内部接続リード線を白いシリコーンで塗装された外
面で包囲し閉じ込める。
もしも電力トランジスタ用の制御回路が個別の形態で構
成されていれば、個別の要素がこの基板に適当に接続さ
れてもよい。しかし、好ましくは固体リレー全体は２つ
の電力チップおよびその制御部分、ＬＥＤチップおよび
前述の種々の支持構造物によって構成される方がよい。
リレーの各サイリスクは新規な構造を有し且つ低い順方
向電圧降下およびかなりの大電流容量を有する単一のチ
ップ中に形成され、入力光照射に高い感度を有し、サイ
リスタを導通させるためのＬＥＤ点弧源に対する条件は
あまり厳格ではなくなる。単一チップ中には、並列接続
された制御ＭＯ８ＦＥＴ、　　抵抗、ツェナーダイオー
ドおよび、コンデンサを含むリレー回路制御要素が設け
られる。
リレー制御要素は、アノード−カソード電圧が所定値よ
り低いときのみサイリスクをターンオンさせる。しかも
過渡変動による誤ったターンオンは、ＬＥＤがオフであ
ればあらゆる回路条件の下で防止される。
本発明によれば、それぞれが光学的に点弧される複数の
個々のサイリスタは単一のチップ内で相互に並列に接続
される。各ラテラルサイリスタは、エミッタ要素がその
中に設けられたベースを有する。各ベースの端部および
２つの側部を包み込む複数の離間したアノード領域指か
らなる新規なアノード領域は、要素の並列接続を容易に
行うものである。サイリスタベース領域は離間した平行
なエミッタ領域を有し、このベース領域は補助Ｐ領域に
よって取囲まれる。光点弧ラテラルサイリスタ用の補助
領域は米国特許第４，３５５，３２０号中に示されてい
る。しかし、本発明の新規な補助領域は個々のベース領
域を取巻き且つ全面的に包み込んで金属カソード電極に
固定的に接続されている導電性ポリシリコンフィールド
板に抵抗接続される。
この新規な抵抗接続は、フィールド板から補助領域まで
離間した接続を形成することによって得られる。このよ
うな抵抗接続を用いることによりアノード領域から生じ
エミッタに向って横方向に移動するキャリアをより多く
エミッタに到達させることになる。これは、素子の順方
向電圧降下を大幅に（例えば１．４５ｖから１．１５Ｖ
まで）改善し、素子の動作中の電力消費を大幅に減じる
。
本発明の他の特徴によれば、アノード領域はエミッタの
ドーピングに比べてかなり強くドープされ順方向電圧降
下を更に減じる。エミッタ領域表面におけるエミッタド
ープ濃度は注入効率改善のために最適な点まで制御され
る。特に、エミッタ表面において１×１０　乃至６Ｘ１
０　１Ｊンイオン／ＣＣの表面濃度を用いるとき非常に
良好な結果が得られる。
そして、素子用の表面コンタクトの形成においては、か
なり厚いアルミニウムからなる薄い材料が最大量のシリ
コンを露出するために用いられる。
（実施例） 第１図には、本発明によるラテラルサイリスタのジャン
クションパターンおよび金属層の断面が示されている。
第１図のラテラルサイリスタを有するチップは所望の寸
法および形状を有することができ、単結晶シリコンのチ
ップである。
第１図に示された種々のジャンクションはＮ（−〕層２
０中に形成される。層２０は約２０Ω・儂の抵抗率を有
する。間隔を明けて設けられた２１゜２２および２３は
所望の工程によりチップ２０の上面に形成される。不活
性なもう１つのＰ影領域２３が領域２３を包囲してもよ
い。領域１２１，２２．２３および２３ａ　は充分な濃
度のホウ素拡散領域であるからＰ領域の面抵抗はチップ
表面で１６００．０／口である。これらの領域は例えば
５×１０　ホウ素原子／　ｃｒＡドーズを用いるイオン
注入および拡散工程によっても形成され、比較的軽度の
ドープが行われる。領域２１は他のＰ領域よ勺も強くド
ープされるのが好ましい。領域２１．２２．２３および
２３ａは約４μの同−深さを有する。Ｐ影領域２６はＮ
（１）領域２４を有し、ラテラルサイリスタの横方向に
離間したジャンクションを形成する。
領域２１および２３の対向縁部は選択された電圧を阻止
し得る限り近接している方がよい。本願発明では、装置
は約４００乃至５００■を阻止するものであるから間隔
は１０５μとされる。
領域２１はアノード領域であり、領域２３はゲートまた
はベース領域であシ、領域２４はエミッタまたはカソー
ド領域であυ、Ｎ　’（−）本体２０は第１図に示すサ
イリスタの主たる阻止領域である。
領域２２は、チップ表面における破壊を起さずに４００
乃至５００Ｖまでジャンクション２１　、２３間の阻止
電圧を上昇させる公知のフローティングガード領域であ
る。
チップの上面は例えば厚さ約１μの薄い２酸化シリコン
層３０である。ポリシリコンフィールド板３１および３
２が通常のポリシリコン付着およびマスク技術を用いて
酸化層３０上に形成される。
ポリシリコンフィールド板を含むチップ全上面および酸
化層３０は通常のガラス状のリンがドープされた２酸化
シリコン層３５で覆われる。公知の構造の離間した空隙
３６および６７が　フローティングガード領域２２の両
側に置かれ、フローティングガード領域２２に隣合う領
域２０の表面における電界分布による障害からリンがド
ープされた酸化層３′５内の横方向分極を防止する。
エミッタ領域２４およびアノード領域２１上の酸化層３
０中に適当な開口が形成され、種々の領域およびフィー
ルド板に接触し得るようにする。
そして、アルミニウムカソード電極４０およびアノード
電極４１がエミッタ領域２４およびアノード領域２１に
設けられる。酸化層３５内に形成された他の開口はカソ
ード４０からフィールド板４０へ、およびアノード４１
からフィールド板３２への接続を行う。カソード電極４
０およびアノード電極４１はかなフ薄ぐ、例えば約４μ
である。
領域２３ａはカソード４０に抵抗をもって接続されるこ
とが望ましい。そして、領域２３ａはその周縁に沿う離
間した点でのみカソード４０に接続され得る。
第１図のラテラルサイリスタはエミッタ領域２４からゲ
ート領域２３へのキャリアの注入によってターンオンさ
れる。ボディ２０中にキャリア（正孔）を生じるように
素子上面への放射を行うことにより適当なキャリア注入
が得られる。これらの正孔は領域２３へ移動し領域２３
と２４の間のエミッタジャンクションによって集められ
、素子をターンオンするためのペース駆動源として作用
する。適当な放射源は図示したＬ　ＥＤ　４５　であり
、これにより素子の上面を照射する。
第１図の構造をとる素子は４００乃至５００■の電圧を
阻止できることが分った。順方向導通中、約１．５Ａの
順方向電流での順方向電圧降下は約１．１５Ｖである。
第１図のラテラルサイリスタの構成は種々変形できる。
特定の効果的な変形例が後述する第２図乃至第９図に示
され、この場合第１図に示すような素子が複数並列に接
続されている。
第２図および第３図には、単一のサイリスタ素子および
その制御回路要素を有する単一のチップの平面図が示さ
れている。第２図および第３図のチップは共通ウェーハ
上の多数のチップの１つであシ、これらのチップは共通
の処理が完了した後に分離される。カソードおよびアノ
ード端子電極の金属形成の後のチップが第２図に示され
ている。
チップ表面のジャンクションパターンは第３図に示され
ている。後述するように、複数の分離したサイリスク要
素がアノード、ベースおよびエミッタ領域用の新規なジ
ャンクションパターンを用いて並列に接続されている。
このパターンは蛇行状または咬合状の通路と以下呼ぶ通
路に沿って延びるから最長の可能な長さを有し、素子に
大電流容量をもたらす。
第２図および第３図の実施例において、チップは２．０
８１１１幅、２．８７間長であシ、順方向電圧降下１，
１５Ｖで　１．５Ａの順方向電流定格を有する。
素子の阻止電圧能力は約５００ｖピークである。したが
って本発明のサイリスタチップは同一の逆並列接続され
たサイリスタチップと共に使用でき、且つ２８０ｖまで
の実効値電圧を有する交流回路を制御するための固体リ
レー中にて使用できる。
第２図の基本的な金属形成パターンは図示のようなカソ
ード５０および５１を用いる。第２図には示されていな
い制御回路が、チップ本体内に設けられている。その回
路は第９図に示されている。
第６図の金属部分６０および６１は第９図に示される２
つのコンデンサの電極である。コンデンサ６０は第７図
によって後述する。
電極６０および６１　　を含むコンデンサは第９図に示
すように並列接続され、サイリスタ６４ａ。
６４ｂ、６４ｃ卦よび６４ｄのアノードと制御ＭＯ８Ｆ
’ＥＴ７６．７７．７８および７９のゲートとの間にそ
れぞれ接続される。サイリスタ６４ａ、６４ｂ、６４ｃ
　および６４ｄは並列であシ、第２図および第６図にお
けるカソード５０およびアノード５１として示される共
通のカソードおよびアノードを有する。
第３図のチップと共に１００に抵抗７０が構成され、こ
の抵抗はポリシリコン製であシ、各サイリスタ６４ａ、
６４ｂ、６４Ｃおよび６４ｄの各々のカソードとゲート
との間に電気的に接続されている。
抵抗７０　の詳細構成は第８図により後述する。
第３図のチップには、更に第９図に示されるようなツェ
ナーダイオード７１が設けられ、とのツェナーダイオー
ドはサイリスタのアノードおよび゛カソード端子５１お
よび５０の間のコンデンサ６０および６１と直列接続さ
れる。第９図にはツェナーダイオード７１　　と並列に
２分布キャパシタンス７５も示されている。
ツェナーダイオード７１は、不活性Ｐ領域８２中に形成
された第６図に示されるＮ　領域７１ａからなる６１つ
のツェナ一端子７１ｂはＮ　領域７．１ａ上に直接形成
され、他の端子はカソード電極に接続される金属コンタ
クト７１Ｃによシ形成される。
第９図に示され且つ第３図、第４図によシ後述される複
数の制御ＭＯ８ＦＥＴ　７６．７７．７８および７９も
チップ上に設けられ、それぞれサイリスタ６４ａ、６ｏ
ｂ、６４ｃおよび６４ｄと共に作動する。
各制御ＭＩＪＳＦＥＴはその各々の主サイリスク素子の
直ぐ近くに配されて動作上の遅れ時間が最小限にされ、
回路の対称性が得られる。
第”９図の回路は、第２図乃至第８図によってこれから
説明するように新規な方法で構成される。
ここで示す実施例では４つの並列なサイリスタ素子６４
ａ、６４ｂ、６４ｃおよび６４ｄを用いているがいかな
る所望数の素子を用いてもよい。
第３図乃至第６図によれば、約２００・傭の固有抵抗を
有する比較的高抵抗のＮ　（−）基板８０中に全体素子
が形成される。
何らかの所望の工程により多数のＰ影領域が基板８０中
に形成される。これらの中の第１のものは第１図のアノ
ード領域２１に対応するＰ十形アノード領域８１中に形
成される。第３図および第４図に示すように、アノード
領域８１は、そこから３つの平行な指８１ａ、８１ｂお
よび８１ｃが延びる主体部を有する。符号８１ａおよび
８１ｂは第４図および第６図により詳細に示されている
。脚８１ｄ、８１ｅおよび８１ｆを有する矩形のアノー
ド領域フレームが第３図に示すようなチップの周囲を取
囲む。脚８１ｄおよび８１ｅは第５図に示す。
第３図乃至第８図に示される第２のＰ影領域は不活性な
Ｐ形補助領域８２である。不活性領域８２はループ部８
２ａ、８２ｂ、８２Ｃおよび８２ｄ（第３図）を有し、
これらは後述する４つのサイリスク各々のベースを包囲
して第１図の補助リング２３ａの目的を果す。ループ部
８２ｂは第６図に示す。
４つの等間隔で配された細長いＰ形ベース領域８３　ａ
　、　８３　ｂ　、　８３　ｃ　ｉ−よび８３ｄ（第３
図、第４図および第６図）もまた領域８０中に形成され
る。
これらのベース領域は第１図のベース領域２３に対応す
る。ベース領域８３ｂは第４図に拡大して示されている
。ベース領域８３ａ、８３ｂ、８３ｃおよび８３ｄはそ
れぞれ補助リングループ８２ａ。
８２ｂ、８２ｃおよび８２ｄによって殆んど全面的に包
囲されている。
フローティングガードリング８４からなる他のＰ影領域
が第３図乃至第６図に示されている。ガードリング８４
は正弦状通路を辿り、第３図および第４図における素子
表面に達するＮ　（−−）領域８０を半分に分ける。
サイリスタベース８３ａ、８３ｂ、、８３ｃおよび８３
ｄの各々は２つの平行なＮ十エミッタ領域８５ａ−８５
ｂ　、　８６ａ−８６ｂ　、　８７ａ−８７ｂおよび８
８ａ−８８ｂをそれぞれ受入れる（第３図、第４図およ
び第６図）。エミッタ領域８６ａおよび８６ｂは第４図
に拡大図で示されている。
上述の点から、第３図のジャンクションパターンは第９
図の４つのサイリスタ素子６４ａ、６４ｂ。
６４Ｃおよび６４ｄの基本構造を形成し、素子の並列接
続を可能とする。
サイリスタ６４ｂを画成するサイリスタ素子が第４図お
よび第６図に示され、これについて説明する。サイリス
タのベースは並列エミッタ領域８６ａおよび８６ｂを含
む活性Ｐ領域８３ｂからなる。サイリスタアノード領域
は、ベース８３ｂを対称に包囲するアノード領域の指８
１ａおよび８１ｂを有する。サイリス夛本１体はＮ（−
−）領域８ｏからなる。ベースは前述の捕集効率を増す
利点を有する補助ループ領域８２ｂによって殆んど完全
に包囲されている。新規なジャンクションパターンはチ
ップ上の複数のサイリスタを並列接続することを可能に
する。
図示のジャンクションパターンを形成する場合、ベース
領域８３ａ、８３ｂ、８３ｃおよび８３ｄならびに隣合
うアノード指８１ａ、８１ｂおよび８１Ｃ（ならびに外
側アノード脚８１ｄおよび８１ｅ）の対向する縁部間の
横方向間隔は約１０５μである。各Ｐ影領域の沖さは約
４μである。ベース領域ｓ　３　ａ　。
８３ｂ、８３ｃおよび８３ｄの各々は１．０２朋長およ
び約１，９１１１１１１幅である。
種々のｅ領域の形成中、他のＰ形ガードリング９０　（
第２図および第５図）がチップの周縁に形成されること
が好ましい。リング９０はＰ＋アノード８　／　ｅの外
縁から約３８μ離される。
また種々のジャンクションの形成中、第３図および第４
図に示すように、Ｎ（−１−）ソースおよびドレイン領
域９１ａ−９１ｂ、９２ａ−９２ｂ、９３ａ−９３ｂお
よび９．ｄａ−９ａｂが第９図に示す制御ＭＯ８ＦＥ’
ｌ’７６．７７．７８および７９用に形成される。これ
らは拡大された不活性Ｐ影領域８２中に形成される。
制御ＭＯ８ＦＥＴ　７７　の場合第４図に示すように、
約０．１μ厚の適当なゲート酸化物およびポリシリコン
ゲート電極（図示せず）が領域９２ａおよび９２ｂ間の
空隙上に設けられる。ゲートはコンデンサ６０．６１お
よび７５間の接続点の電位であるから非常に薄い酸化物
を制御ＭＯ８ＦＥＴに用いることができる。そして、制
御Ｍ０８ＦＥＴのゲートと主サイリスタのカソードとの
間の電位差は非常に小さい。したがって、トランジスタ
７６乃至７９は非常に高利得のトランジスタとなる。
□　ソース領域９２ａは不活性ベースに接続され、一方
ドレイン領域９２ｂは導電ストリップ９５（第４図およ
び第６図）を介してサイリスタベース領域８３ｂに接続
される。ス）　ＩＪツブ９５は金属が望ましい。同様の
構成が各サイリスク素子に設けられている。つまクベー
ス８３ａ、８３ｂ、８３ｃ　および８３−　ｄを制御Ｍ
Ｏ８ＦＥＴ電極９１　ｂ　、　９２ｂ　、　９３ｂおよ
び９４ｂに導電性ストリップで接続することである。導
電性ストリップは、第４図中に破線９５ａで部分的に示
したように、ポリシリコン接続ストリップにより全て一
緒に接続される。
コンデンサ６０および６１は、コンデンサ６ｏにつき第
７図に示したように不活性Ｐ領域８２中に設けられる。
そして、コンデンサ６ｏはＰ形ベース８２の領域上に金
属層を形成することが設けられる。この金属層は、矩形
リング９乙　の隅部を適当に丸みを帯びたものとするこ
とによりチップから絶縁されており、チップ表面に達す
るＮ（−−）物質８０からなる。金属層６ｏは熱酸化層
９７上に配され、フィールド板を形成する。
抵抗７０は第８図に示すように不活性なＰ影領域８２中
に形成される。そして、第８図においてポリシリコンス
トリップ７’　Ｏａが酸化層９７上に形　　　成され、
このポリシリコンストリップ７ｏａ　は２酸化シリコン
層９８によって覆われる。したがって、抵抗７０は絶縁
層９７によってチップ本体から完全に絶縁された抵抗層
からなる。この抵抗は他の回路要素と寄生相互作用をし
ない理想的な抵抗である。次いで層９８中に、開口が形
成され抵抗端子接続９９および１００が抵抗に行われる
。。これらの端子はサイリスタカソード２よび制御ＭＯ
８ＦＥＴ７６．７７．７８および７９のソース電極に適
当に接続される。
第５図および第６図に示すチップの上面は、所望の金属
形成を行うために更に処理が行われる。
金属形成の前に、適当な熱酸化物１１０が存在するか又
は菓子表面に約１μ厚の酸化物を設ける。通常のマスキ
ングおよびエツチング工程の後、金属が必要な順序で設
けられる。次いで上面は所望厚を有する酸化物の被覆に
よって覆われる。
新規なポリシリコンフィールド板１１２および１１３が
熱酸化物１１０の上に形成される。全てのポリシリコン
ス）　ＩＪツブまたは層は所望の順序で設けられる。
フィールド板１１２は細長く、正弦形状の板で、Ｐ（ト
）アノード領域８１とＮ　（−−）領域８０との間のジ
ャンクションの通路に沿いかつその上に配される。フィ
ールド板１１３は同様に細長く正弦形状の板で、板１１
２の通路と平行な通路に沿い且つ補助領域８２および外
方に配されたＮ（−−３領域８０間のジャンクション上
に配される。
フィールド板１１２および１゛１６が設けられたとき、
外方の等電位リング１１５（第５図）もチップ外縁に設
けられる。リング１１５は通常の方法で基板８０に接続
される。
フィールド板１１２および１１６ならびにリング１１５
は約２０μ幅である。ガードリング領域８４は８μ幅で
あり、端部間が約４４μ離れている板１１２および１１
３の対向する端部間の中央に配されている。同様にＰ影
領域９０（第５図）は端部間が約４４μ離れている板１
１２および１１５間の中央に配される。
アノード電極５１が次いで図示のように形成され、第２
図および第６図に示すようにＰ形アノード領域８１と結
合する。カソード電極５０も第２図、第５図および第６
図に示すように形成される。
第２図乃至第９図のラテラルサイリスタはチップの露出
面を照射するように構成されたＬＥＤ、ａ５（第６図お
よび第９図］からの光放射によってターンオンされる。
チップは非常に高感度であるからＬ　ＥＤ　４５は寸法
、出力もしくは位置が厳密でなくてよい。
第２図乃至第８図のパターンは第９図の回路を形成し後
述する固体リレーの半分をなすものである。サイリスタ
のターンオンは光が存在しないとき過渡変動による点弧
を行わないためにクランプされる。コンデンサ６０．６
１および７５間で得られる電圧分割はターンオンが可能
な電圧閾値を画定する。明らかに、コンデンサ電圧分割
器は制御トランジスタに対する非常に低いゲート電圧お
よび非常に少ない漏洩電流をもたらす。コンデンサは入
力光または放射からの遮蔽も行う。
第２図乃至第８図の新規なラテラルサイリスタは何らか
の所望の工程で製造される。この素子は３９− 与えられたチップ領域に対しアノード領域８１とベース
領域８３の間に最大限の有効電流通電領域を形成する。
またパターン形状は高い光感度を維持しつつ順方向電圧
降下は最大限に減少させ、Ｌ　Ｅ　Ｄ　４５が厳密なも
のでなくてもよくしている。
新規な構成の顕著な特徴は、ベース領域８３ａ。
８３ｂ、８３Ｃおよび８３ｄの各々の周りを取囲むＰ形
補助領域８２ａ、８２ｂ、８２Ｃおよび８２ｄである。
この構成は全てのＮ十カソードを一緒に接続することを
可能にする。そして、領域８２ａ　、　８２　ｂ　ｊ８
２Ｃおよび８２ｄならびに主領域８２は全てのサイリス
タペースが埋込まれる定電位領域である。
ベースの端部で領域８２中に拡げることによシ、領域を
平行に接続する金属形成用の大きな領域が得られる。
好ましくは、第４図に接続点１２０として示すように、
Ｐ形ループ８２の長さに沿って延びる離間したドツト状
接続を用いることによりカソード５０からループ８２ａ
、８２ｂ、８２Ｃおよび８２ｄに抵抗性接続を行う。こ
の接続は第４図に示す短いコン　・′−４０ タクトストリップ１２１であってもよい。第４図および
第６図に示すように、補助ループとカソード電極５０と
の間の抵抗接続を用いることによシ、素子のターンオン
中アノード領域８１ａおよび８１ｂから注入さ、れたキ
ャリアは補助領域８２ａ、８，２ｂ。
８２Ｃｂよび８２ｄで捕集されるよシもむしろエミッタ
領域８６ａおよび８６ｂに移動する。これはエミッタの
捕集効率を向上し素子の順方向電圧降下を減じる。例え
ば補助ループ領域とカソード５０との間の抵抗接続を行
うことによシ、１．５Ａの順方向電流における順方向電
圧降下は約１．４５Ｖから約１．１５Ｖに低下した。こ
れは順方向導通中の電力消費を大幅に減少する。
第３図乃至第６図の素子の処理中、アノード領域８１お
よびその全てのセグメントはＰ影領域８２．８３および
８４のドーピングに比べて強くドープされることが望ま
しい。例えばアノード領域８１は、領域８２．８３およ
び８４が１６００Ω／口であるのに対し５０Ω／口　の
抵抗率を有するようにドープされる。これは領域８．１
．８０および８３からなるラテラルトランジスタに高利
得および高光感度を与える。さらにアノード領域をより
強くドープすることによ勺、素子の順方向電圧降下は□
減少する。
本発明の更に重要な特徴は、第３図および第６図の領域
８６および８６ｂのようなエミッタ領域のドーピングの
制御にあり、これにより素子の表面におけるＮ形濃度は
１×１０　乃至６Ｘ１０１Ｊンイオン／ＣＣの最適値と
なる。　これは領域８６の形成中に薄い酸化物を通して
リンを拡散するか又は拡散工程中の種々のガスの流れを
制御することによって行われる。領域８６の表面におけ
るＮ形濃度を減じることにより素子の注入効率は改善さ
れ、順方向電圧降下を更に減じ、光源４５からの光電子
によってターンオンするための素子の感度を更に向上す
る。
第１０図には、本発明の全波交流リレーの回路図が示さ
れている。第１０図のリレーは、主交流電源端子２１２
と２１３との間に相互に逆並列に接続された２つの同一
のサイリスタ２１０および２１１を用いている。サイリ
スタ２１０および２１１は第１図乃至第９図に示した型
式のそれぞれであり、それぞれゲート２１６および２１
７によって示したゲート回路を有する。サイリスタチッ
プ２１０はその上面にアノード電極パッド２２０および
カッ′−ド電極パッド２２１を有し、一方チツブ２１１
は同一のアノードパッド２２２およびカソードパッド２
２３（第１１図）を有する。
サイリスタ２１０および２１１は電気的に一緒に接続さ
れ、−万のアノード２２０は他方のカソード２２３に、
また一方のアノード２２２は他方のカソード２２１に接
続されている。そして、これら素子は第１０図の逆並列
関係に接続されている。
第１０図の端子２２６および２２７を有する市販のガリ
ウム・アルミニウム・ヒ素素子である、単一のＬ　ＥＤ
　２２５は後述するように構成され、他の回路条件が適
当であればチップをターンオンするためにチップ２１０
および２１１の感光面を照射する。
端子２２６および２２７に接続された入力回路と端子２
１２および２１３に接続された交流電力回路との間には
良好な電気的絶縁がなされている。
前述したような同一の制御回路がサイリスタ２１０オよ
び２１１を制御するために設けられており、これら制御
回路はそれぞれＭＯＳＦＥＴ　２３０および２３１、ツ
ェナーダイオード２３２および２６６、抵抗２３４およ
び２３５ならびにコンデンサ２３６および２３７を有す
る。コンデンサ２３６および２６７は、第９図のコンデ
ンサ６０および６１のように、各コンデンサ分圧器の１
つの要素として働く。コンデンサ分圧器の第２の要素は
、素子２３０および２３１の分布キャパシタンス２６８
および２３９からなる。
回路要素２３０乃至２３９は個別要素として組付けられ
てもよい。しかし、第１図乃至第９図により説明したよ
うに、これらの要素がサイリスタ２１０および２１１を
画定する半導体チップと一体的に構成されることが好ま
しい。
トランジスタ２３０および２３１はサイリスタ２１０お
よび２１１のゲート２１６および２１７に接続される。
トランジスタ２６０および２３１が導通すなわちオンで
ある限り、素子２１０および２１１の表面に照射を行っ
ても素子はターンオンしない・トランジスタ２３０およ
び２６１はそれらの各ゲート２４ｏおよび２４１が適当
な閾値電圧ｖｔｈまで荷電されたときターンオンする。
そして、接続点２４２および２４３がトランジスタ２３
０および２３１のターンオン閾値に達したときにドレイ
ン−ソース間に適当な電圧が与えられていれば素子は導
通しサイリスタ２１６および２１７の各ゲートをクラン
プする。
接続点２４２および２４３の各々の電圧を■０とすれば
、 Ｖｏ　＝　ＶｃｃＣｐ　／　（Ｃ１＋Ｃｐ）ここで、Ｖ
ｃｃ　：端子２１２と２１３との間にかがる電圧、 Ｃｐ：　　分布キャパシタンス２３８　、２３９、Ｃ１
：　　コンデンサ２３６および２３７のキャパシタンス
、 となる。
上記から、接続点２４２および２４３の電圧ＶＯは、端
子２１２および２１３間の瞬時交流電圧が何らかの「窓
ｊ値より正もしくは負であるときトランジスタ２３０お
よび２３１の閾値電圧より大となることがわかるであろ
う。したがって、トランジスタ２６０および２３１はこ
の感電圧を超えたときサイリスタ２１０オよび２１１を
クランプする。この構成は次いで素子の主端子間に延び
る抵抗を要することなくゼロ検知回路を形成する。
新規なコンデンサ分圧器回路は、過渡的ノイズや高いｄ
Ｖ／ｄ　を信号のような速い立上りのパルスによる素子
２１０および２１１の点弧抑制にも有効である。このよ
うな高い過渡パルスは寄生キャパシタンス２３８および
２３９に適当に高い電圧を与えるからトランジスタ２６
０オよび２３１はターンオンして各サイリスクをクラン
プする。そして、サイリスタは速い立上りの過渡パルス
によっては点弧されない・ リレ一端子２１２および２１３に接続された高誘導性の
負荷によって形成されるような比較的緩漫な立上りのパ
ルスについては、これらのパルスは制御トランジスタを
ターンオンしてサイリスタ２１０および２１１をクラン
プするために充分に速いものではないから、高誘導性負
荷でリレーが単相動作すなわちチャタリングすることを
防ぐことができる。これは素子の光感度を減じることな
く達成される。そして、サイリスタ２１０および２１１
は比較的遅い立上りの過渡現象による誤動作の心配なく
点弧のための最適な光感度を有するように設計できる。
第１０図の回路のもう１つの利点は、抵抗２３４および
２３５の設計にある。つまり、抵抗の温度係数は各サイ
リスクの感度に対して平衡している。
すなわち、抵抗が通常の負の温度係数であると、熱いと
き抵抗は各制御整流器をクランプすることが可能である
。しかし、抵抗２３４オよび２３５の抵抗ｉ成度係数を
平衡させることによって、このクランプ作用は回避され
る。
第１１図乃至第１４図には、第１０図のチップ２１０　
、２１１およびＬ　Ｅ　Ｄ　２２５を収納するための構
造例が示されている。まず第１１図および第１２図には
、アルミナもしくは電気的に絶縁性で、熱的に伝導性の
材料からなるセラミック基板支持部材２６０が示されて
いる。例えば、０．６３５ｍｍ厚、２２．９　ｍｍ長お
よび６，３５１１幅のアルミナスラブ２６０がよい。基
板２６０の一面には、パターン２６１乃至２６７を含む
複数の導電パターンが形成される。
これらのパターンの各々は３．８μより厚い金メッキを
基板に施すことにより形成される。サイリスタチップ２
１０および２１１の各々は次いで導電パッド２６５また
は２６４上に適当にはんだ付けされるか又は取付けられ
、アルミナ基板２６０と良好な熱伝導を行う。テップ２
１０および２１１の各々は、通常寸法の素子の場合２．
ｏ８ｔｎｍ　ｘ　２．ｑ５ｒｎｍの寸法を有する。導電
パターン２６２の一端上にＬＥＤチップ２２５が取付け
られる。
チップ２１０および２１１は、それらのアノードおよび
カン」ドの□リード線が相互に整列され且つ導電パター
ン２６６および２６７の一端とも整列されるように取付
けられている。これにより、サイリスタ２１１の導電パ
ッド２２３、サイリスタ２１１の導電パッド２２０オよ
び導電パターン２６７の端部を接続するためワイヤ２７
０が用いられる。・これは高速自動技術に役立つ性質の
ステイフナ・ボンディング法によって行えばよい。そし
て、ボンディングヘッドをワイヤ２７０上−に持ってい
きパッド２２３゜２２０および導体２６７の端部に対応
する３つの離間した点でワイヤに接合させればよい。同
様に、第２の平行ワイヤ２７１が導電パッド２２２　、
２２１および導電パターン２６６の端部にステイフナ・
ボンディングにより接合される。導体２７１のステイフ
ナ・ボンディングは第１１図および第１２図に示されて
いる。導電ワイヤ２７０および２７１は、約０．１５朋
径のアルミニウムワイヤである。
上述の点から、電力端子２１２および２１６は第１１図
のサイリスタ素子２１０および２１１に対し、第１０図
に示す如くサイリスクが逆並列関係になるように接続さ
れる。チップ２１０および２１１はそれら各々の制御回
路を有するから、制御回路はこの単一のステイフナ・ボ
ンディングによって適所に接続される。
Ｌ　Ｅ　Ｄ　２２５は、リード線２２６に接続された導
電パターン２６２の一端上に配される。Ｌ　ＥＤ　２２
５の他方の端子は導電パターン２６１の一端に対しワイ
線であってもよいワイヤ２８０は、所望の方法で導電パ
ターン２６１の端部に接続される。
導電パターン２６１は、次いで直接短絡接続用のワ゛イ
ヤ２８１または抵抗２８２によって離間した導電パター
ン２６３に接続される。短絡ワイヤ２８１と低力ならび
にＬＥＤ２２５の特性によって決まる。ワイヤ２８０お
よび２８１は約０．０２５１１１１径の金線でもよい。
リー゛″ド線２１２　、２１３’　、　２２６および２
２７は基板２６０から延び、パン□ケージのデュアル・
イン・ラインを構成するり 次に外囲器２９１の光学的キャップがＬ　Ｅ　Ｄ　２２
５およびサイリスタ２１’０　、２１１上に置かれ、第
１１図の破線２９０で′票される領域を包み込む。キャ
ップは第１３図および第１４図にキャップ２９１として
示され、素子動作中に生じる温度に耐え得る所望の反射
性プラスチック材により構成される。例えば白いプラス
チックが用いられる。プラスチツりはジスルホンがよい
。プラスチックは、その内面から光が反射するように白
が好ましい。キャップは酸化チタン粉末が混入されたＲ
’ｌ’Ｖのような適当なシリコンで構成してもよい。酸
化チタン粉末はシリコーン中に分散してその１ま残る。
この混合物はオーブン中にて約１１５℃で、約１５分間
熱処理される。
キャップ２９１は、第１６図に示すようにＬＥＤ２２５
の上方に傾斜した側部２９２を有し、この傾斜した部分
によりチップ２１０および２１１の領域に向けて光を反
射する。
キャップ２９１は第１３図に示すように固着されてもよ
いし、または基板に重ねて基板端部に嵌め合わせてもよ
い。次に第１３図および第１４図に示すように充填孔２
９３および２９４を介してキャップ２９１の内部に透明
シリコーンを充填しチップ２２５　、２１０　、２１１
およびそれらのＩＪ−ド線を完全に封入し、且つＬ　Ｂ
　Ｄ　２２５からの照射光をサイリスタ２１０および２
１１の感光面に届くようにする。
キャップ２９１が所定位置に固着されシリコーンが充填
された後、キャップ２９１に沿う全基板２６０がリード
線２１２　、２１３　、２２６および２２７を形成する
ためのリードフレーム内に取付けられる。次いで素子は
モールド外囲器内に完全に収納される。
この外囲器は例えばトランジスタァ・モールディング法
等によって形成される。リード１２１２゜２１３　、２
２６および２２７はパッケージから延び出し、比較的小
寸法で小体積のデュアル・イン・ラインパッケージを形
成する。しかし、この素子は交流２４０Ｖで１孕至１／
２Ａ　　もしくはそれ以上の電流連続定格を有し得る。
本発明は好適実施例について記述したが、多くの変形例
が当業者にとって明白に看取し得るであろう。そこで、
本発明は特定の開示のみに限定されないものである。
【図面の簡単な説明】
第１図は本発明のいくつかの特徴をもった単一のラテラ
ルサイリスタのジャンクションパターンの断面図、第２
図は本発明のラテラルサイリスタ　　　゛を有する単一
チタンの表面の金属形成パターンを示す平面図、第３図
は素子面となるジャンクショア　／’Ｃターンを示すも
ので第２図のチップのシリコン表面を示す平面図、第４
図は第３図のループの平列要素の１つの拡大平面図、第
５図は第３図の線５−５に沿う断面図、第６図は第４図
の線６−６に沿う断面図、第７図は第３図の線７−７に
沿う断面図、第８図は第３図のポリシリコン抵抗の断面
図、第９図は第２図乃至第８図の素子のジャンクション
パターンおよび相互接続によって形成されるサイリスク
とその制御回路を示す図、第１０図は本発明に係る新規
な交流リレーの回路図、第１１図は第１０図の２つの電
力用サイリスタチップおよびセラミック基板上に取付け
られたＬＥＤを示す図、第１２図は第１１図の側面図、
等１３図は第１１図の構成にＬＥＤ包囲用のキャップお
よび電力チップを設けたものの立面図、第１４図は第１
３図の頂面図である。 ２０−、　Ｎ　（Ｔ−一）層　、　　２１．２２．２３
．．２３ａ−Ｐ影領域。 ２４・・・　Ｎ（＋）領域　、３０・・・２酸化シリコ
ン層　。 ３１．３２，１１２，１１３・・・フィールド板　。 ３５・・・リンドープ２酸化シリコン層　。 ４０・・・カソード電極　、４１・・・アノード電極　
。 ４５．２！２５−、、　Ｌ　Ｅ　Ｉ）　　、　　　６４
　、、、サイリスク　。 ７６〜７９　・ＭＯＳＦＥＴ　　、　　８１ａ、８１ｂ
、８１ｃ　−・・指　。 ８２ａ、８２ｂ、８２ｃ、８２ｄ　・＃−プ部分　。 ８３ａ、８３ｂ、８３ｃ、８６ｄ−・・ベース領域　。 ８４・・・フローティングガードリング　。 ８６ａ、８６ｂ・・・エミッタ領域　。 ９１ａ、９．１．ｂ、９２ａ、９２ｂ、９３ａ、９３ｂ
−・・ソースおよびドレイン領域 ２１０　、２１１・・・サイリスタ　。 ２３０、’２３１・・・トランジスタ　、２６０・・・
基板　。 ２６１．２６２，２６３・・・導電パターン　。 ２８０　、２８１・・・ワイヤ　、２９１・・・キャッ
プ　。 ほか１名 手続補正書（方劫 （特許庁審査官　　　　　　　　殿） １、事件の表示 昭和５８年特許願第２４１７９０号 ２、発明の名称 団体交流リレーおよび光点弧サイリスタ３、　補正をす
る者 事件との関係　出願人 氏名（名称）　　　　インターナショナル・レクチファ
イヤ−・コーポレーション ４、代理人 住所　東京都港区南青山−丁目１番１号５、補正命令の
日付（自発） （発送日）昭和　　　年　　　月　　　日６、補正の対
象 願書、優先権主張申請書、委任状、図面７　補正の内容 別紙のとおり（内容に変更なし） ３０７−

Claims (1)

  1. 【特許請求の範囲】 （１）　　それぞれアノードおよびカソード電極ならび
    にゲート回路を有する第１および第２のサイリスタをそ
    なえた固体交流リレーであって、前記サイリスタの各々
    は別個の第１および第２の半導体チップ中に形成された
    横方向伝導形であり、前記サイリスクのアノードおよび
    カソード電極は前記第１および第２のチップの同一の第
    １の面上にあり、前記第１および第２のチップの前記第
    １の面は光に感応するものであシ、前記第１および第２
    のチップは前記面を光照射することにより電流を流すよ
    うに切換わる固体交流リレーにおいて、 付勢により前記第１の面を光照射する発光ダイオードと
    、逆並列接続された前艷第１および第２のサイリスクの
    アノードおよびカソード電極が接１− 続される一対の交流端子と、この一対の交流端子と絶縁
    され前記発光ダイオードに接続された一対の制御端子と
    、前記一対の交流端子間の電圧が所定値を超えたとき前
    記第１および第２のサイリスタの点弧を防止するため前
    記第１および第２のゲート回路をクランプし、且つ所定
    値より大きなｄＶ／ｄｔ　　を有する過渡パルスに応じ
    て前記第１および第２のゲート回路をクランプするため
    に、前記第１および第２のサイリスタの前記ゲート回路
    に接続された第１および第２の制御回路とをそなえたこ
    とを特徴とする固体交流リレー。 （２、特許請求の範囲第１項記載の固体交流リレーであ
    って、前記第１および第２の制御回路は、それぞれ第１
    および第２の制御トランジスタを有すると共に各制御回
    路を導通状態と非導通状態とに切換えるように動作する
    出力回路およびトランジスタ制御回路を有するものにお
    いて。 第１および第２のコンデンサ分圧器をそなえ、前記第１
    および第２のトランジスタ出力回路は前記ゲート回路と
    前記第１および第２のサイリスタの各一方の前記アノー
    ド電極との間ＩＣ接続され、前記第１゛および第２のト
    ランジスタ出力回路が導通のとき前記第１および第２の
    サイリスタの各々は前記第１の面の光照射に応じて点弧
    できないようにし、 前記第１および第２のコンデンサ分圧器は前記一対の交
    流端子間に接続され、前記制御トランジスタの前記制御
    回路に接続されたコンデンサ間の接続点を有するもので
    あり、交流電圧が所定の窓値を超えたとき前記サイリス
    クの一方のターンオンを防止するため前記交流端子間の
    電圧が所定値を超えている限シ前記接続点の電圧はトラ
    ンジスタをオンにし、 且つ過渡的な高いｄＶ／ｄ　ｔのパルスによって前記サ
    イリスクがターンオンを防止する期間は速い立上りのパ
    ルスが前記トランジスタをターンオンするようにしたこ
    とを特徴とする固体交流リレー。 （６）特許請求の範囲第２項記載の固体交流リレーにお
    いて、前記第１および第２の制御回路は、前記第１およ
    び第２のコンデンサ分圧器から前記第１および第２のサ
    イリスクのアノードに接続された第１および第２のツェ
    ナーダイオードをそなえた固、体交流リレー。 （４）特許請求の範囲第２項または第３項記載の固体交
    流リレーにおいて、前記第１および第２のサイリスタの
    前記ゲート回路と前記第１および第２のサイリスクのア
    ノード電極との間に接続された第１および第２の抵抗を
    そなえた固体交流リレー。 （５）特許請求の範囲第２項または第６項記載の固体交
    流リレーにおい才、前記第１および第′２のトランジス
    タは金属酸化膜半導体電界効果トランジスタであシ、前
    記トランジスタ制御回路は前記トランジスタのゲート回
    路を、有する固体交流リレー。 （６）特許請求の範囲第５項記載の固体交流リレーにお
    いて、前記第１および第２のコンデンサ分圧器の前記第
    ２のコンデンサは前記第１および第２のトランジスタの
    分布容量である固体交流リレー。 （ハ　特許請求の範囲第１項乃至第６項の何れかに記載
    の固体交流リレーにおいて、電気的に絶縁性　　　゛で
    熱的に伝導性で、前記第１および第２のチップおよび発
    光ダイオードを取付けるためのセラミック基板をそなえ
    、前記第１および第２のチップならびに前記発光ダイオ
    ードは前記基板の同一面上に相互に離間して固定された
    固体交流リレー。 （８）特許請求の範囲第１項乃至第７項の何れかに記載
    の固体交流リレーにおいて、各チップの前記第１面に形
    成された一導電形のジャンクション受入れ面と、それぞ
    れ前記面内に相互に離間して配された他の導電形のアノ
    ード領域および他の導電形のベース領域と、前記ベース
    領域内に含まれるように形成されて前記面から延びる前
    記−導電形のエミッタ領域とをそなえ、前記アノードお
    よびカソード電極は前記アノードおよびエミッタ領域に
    接続され、前記アノード領域は順方向電圧降下を減らし
    光感度を増すために前記ベース領域よりも強くドープさ
    れた固体交流リレー。 （９）特許請求の範囲第１項乃至第７項の何れかに記載
    の固体交流リレーにおいて、各チップの前記第１の面に
    形成された一導電形のジャンクション受入れ面と、前記
    面内に相互に離間して形成された他の導電形のアノード
    領域および前記他の導電形のベース領域と、前記ベース
    領域内（Ｃ含まれるように形成され前記面から延びる前
    記−導電形のエミッタ領域とをそなえ、前記アノードお
    よびカソード電極は前記アノードおよびエミッタ領域に
    接続され、前記エミッタ領域は、光放射によってターン
    オンする前記ラテラルサイリスタの感度を　　　゛増す
    ために薄い酸化層を通して拡散して得るレベルまで前記
    面が比較的弱くドープされてなる固体交流リレー。 （１０）特許請求の範囲第８項または第９項の固体交流
    リレーにおいて、前記面内に形成され前記アノードおよ
    びベース領域の間に離間して設けられ冬前記他の導電形
    の、ガードリングをそなえ、前記ガードリングは前記カ
    ソードおよびアノード電極と接触せず且つ前記電極に対
    して電気的に浮いている固体交流リレー。 （１１）特許請求の範囲第１項乃至第７項の何れかに記
    載の固体交流リレーにおいて、各チップの前記第１の面
    に形成された一導電形のジャンクション受入れ面と、前
    記面内に形成されかつ相互に離間した他の導電形のアノ
    ード領域および他の導電形のベース領域と、前記ベース
    領域に含まれるように形成され前記面から延びる前記−
    導電形のエミッタ領域と、前記面内に形成され前記ベー
    ス領域と離間して該ベース領域を取囲むように設けられ
    た前記他の導電形の補助領域とをそなえ、前記アノード
    およびカソード電極は前記アノードおよびエミッタ領域
    に接続された固体交流リレー。 （１２、特許請求の範囲第８項乃至第１１項記載の固体
    交流リレーにおいて、前記ベース領域は前記面で終端す
    る細長い形をし、前記エミッタ領域は前記ベース領域に
    含まれる少くとも１つの細長い矩形をなし、前記アノー
    ド領域は指が前記ベース領域を包むような咬み合いパタ
    ーンである固体交流リレー。 （１３）特許請求の範囲第１１項記載の固体交流リレー
    において、前記補助領域を前記カソード電極に抵抗をも
    って接続する手段を有する固体交流リレ（１４）−導電
    形のジャンクション受入れ面を有する半導体のチップと
    、前記面内に相互に離間して形成された他の導電形のア
    ノード領域および他の導電形のベース領域をそなえた光
    学的に点弧されるラテラルサイリスタにおいて、 前記ベース領域内に含まれるように形成され前記面から
    延びる前記−導電形のエミッタ領域と、前記アノードお
    よびエミッタ領域に接続されたアノードおよびカソード
    電極と、前記サイリスクをターンオンするため前記面の
    少くとも一部を光照射する手段と、前記面内に形成され
    前記ベース領域から横方向に離間して該ベース領域を取
    囲む前記他の導電形の補助領域とをそなえたサイリスタ
    。 （１５）特許請求の範囲第１４項記載のサイリスクにお
    いて、前記アノード領域は、順方向電圧降下を減らし光
    感度を増すために前記ベース領域よシも強くドープされ
    たサイリスク。 （１６）特許請求の範囲第１４項または第１５項記載の
    サイリスタにおいて、前記エミッタ領域は前記面が比較
    的弱くドープされ、表面濃度が薄い酸化層を通しての拡
    散により得られるものであるサイリスタ。 （１７）特許請求の範囲第１４項、第１５項または第１
    ６項記載のサイリスタにおいて、前記面内に形成され前
    記アノードおよびベース領域との間に横方向に離間して
    配された前記他の導電形のガードリングをそなえ、前記
    ガードリングは前記カソードおよびアノード電極と接触
    せずにこれら電極に対し電気的に浮いているサイリスタ
    。 （１８）特許請求の範囲第１７項記載のサイリスクにお
    いて、前記エミッタ領域、前記ベース領域および前記ガ
    ードリングは同一面部分を有する比較的薄い領域である
    サイリスタ。 （１９）特許請求の範囲第１４項乃至第１８項の何れか
    に記載のサイリスタにおいて、前記補助領域を前記カソ
    ード電極に抵抗をもって接続する手段を有するサイリス
    タ。 （２０）−導電形の半導体基板を有し光学的に点弧され
    るサイリスタにおいて、 前記基板は少くとも第１および第２の離間し平行で前記
    基板の表面まで延びる他の導電形のベース領域を有し、
    前記−導電形のエミッタ領域が少くとも第１および第２
    の平行なベース領域の前記表面に延び且つ前記ベース領
    域の各々の内部に完全に含まれ、前記他の導電形の細長
    いアノード領域が前記基板中に延び且つ前記平行なベー
    ス領域の各々に対向した細長い側部に該ベース領域から
    離間して配され少くとも前記ベース領域と同一面部分を
    有するように延びるものであって、前記アノード領域に
    接続されたアノードコンタクトと、 前記エミッタ領域に接続されたカソードコンタクトと、 前記アノードおよびカソードコンタクトに適当なバイア
    ス電圧が加わったとき前記サイリスタをターンオンする
    ためのベース駆動源として作用する小数キャリアを前記
    基板中に生ずるように付勢される放射発生手段とをそな
    えたサイリスタ。 （２、特許請求の範囲第２０項妃載のサイリスタにおい
    て、前記アノード領域は、前記他の導電形の拡大領域か
    ら延びる平行な細長い指からなり、前記拡大領域は前記
    基板表面まで延び且つ前記ベース領域の終端の一方に隣
    合って配されたサイリスタ。 （２、特許請求の範囲第２０項または第２１項記載のサ
    イリスタにおいて、前記他の導電形で前記基板表面まで
    延びる複数の補助領域を有し、この補助領域は前記細長
    い側部および前記ベース領域の各−万の一端を取囲み且
    つ横方向に４間しており、しかも前記各ベースおよび前
    記細長いアノード領域の間に配されたサイリスタ。 （２、特許請求の範囲第２２項記載のサイリスタにおい
    て、前記複数の補助領域は前記他の導電形の拡大領域か
    ら延び、この拡大領域は前記ベース領域の一端に隣合っ
    て配されたサイリスタ。 （２、特許請求の範囲第２０項記載のサイリスタにおい
    て、前記細長いアノード領域および前記複数のベース領
    域は、前記−導電形の前記材料からなる連続し細長い蛇
    行状のス）　ＩＪツブによって相互に分離されているサ
    イリスク。 （２、特許請求の範囲第２４項記載のサイリスクにおい
    て、前記他の導電形のガードリングをそなえ、このガー
    ドリングは前記細長く蛇行状のストリップの中央に同一
    面上に配され、前記基板面に延びるサイリスク。 （２、特許請求の範囲第２４項または第２５項記載のサ
    イリスタにおいて、第１および第２のフィールド板をそ
    なえ、これらフィールド板は相互に離間され、前記細長
    く蛇行したストＩＪツブの両端部の上部に配され且つ同
    一面をなすようにしたサイリスタ。 （２、特許請求の範囲第２０項乃至第２６項記載のサイ
    リスタにおいて、前記した少くとも第１および第２のベ
    ース領域の各々のための各別の制御トランジスタをそな
    え、 この制御トランジスタの各々は、前記基板の前記面に延
    びる離間したソースおよびドレイン領域と、前記基板上
    に支持され前記ベース領域の各々を各制御トランジスタ
    の前記ドレイン領域に接続するコンタクト手段とを有し
    、前記制御トランジスタの各々の前記ドレイン領域は前
    記カンードコンタクトに接続され、前記サイリスタは更
    に、前記制御トランジスタの各々の前記ソースおよびド
    レインの間の空間で前記基板上を覆うゲート絶縁層と、
    前記ゲート絶縁層の各々の上のゲート電極手段とをそな
    えたサイリスタ。 （２、特許請求の範囲第２７項記載のサイリスクにおい
    て、前記基板上に形成され前記′アノードおよびカンー
    ドコンタクトの間に直列に接続されてコンデンサ分圧器
    を構成する第１および第２のコンデンサをそなえ、前記
    制御トランジスタの前記ゲート電極手段は前記第１およ
    び第２のコンデンサの間の接続点に接続され、前記第１
    および第２のコンデンサは、前記ゲート電極手段と前記
    基板との間にある前記カソードとアノードの間の電圧の
    一部のみを取出すように形成され、前記ゲート絶縁層は
    非常に薄く０．１μの桁であるサイリスタ。 （２、特許請求の範囲第２８項記載のサイリスタにおい
    て、前記第１のコンデンサは分布キャパシタンスであり
    、前記第２のコンデンサは前記基板におけるコンデンサ
    ジャンクションおよびこのコンデンサジャンクションの
    上のコンデンサ電極からなり、このコンデンサ電極は前
    記アノードコンタクトに接続されるサイリスタ〇 （３０）特許請求の範囲第２９項のサイリスクにおいて
    、前記基板上に形成され前記第１および第２のコンデン
    サの間の前記接続点と前記カソード電極との間に接続さ
    れたサイリスタ。 （３１）特許請求の範囲第２７項乃至第６０項の何れか
    に記載のサイリスタにおいて、前記制御トランジスタの
    各々の前記ソースおよびドレイン領域に跨って接続され
    た一体的抵抗手段をそなえ、この抵抗手段は、 前記基板の所定領域上に付着したポリシリコンのストリ
    ップと、前記基板の前記所定領域と前記ポリシリコンの
    ストリップとの間ＩＣ配された２酸化シリコンの層と、
    前記ポリシリコンストリップ上の離間した点から延びる
    第１および第２の端子とをそなえ、前記第１の端子は前
    記ベースに接続された前記コンタクト手段の各々に接続
    され、また前記第２の端子は前記カソードコンタクトに
    接続されて前記抵抗手段は前記基板における寄生電流か
    ら電気的に絶縁されているサイリスク。
JP58241790A 1982-12-21 1983-12-21 固体交流リレ−および光点弧サイリスタ Pending JPS59151463A (ja)

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