JPS59147532A - 検波回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は、サーボ制御システムにおける位相あるいは周
波数の検波回路に関する。

一般に、モータの回転速度を一定に制御する場合には、
第１図に示すように、モータ３に取付けられた周波数発
生器５からのモータ回転数に応じた周波数の信号Ａｆ検
波回路１で周波数弁別して、モータ３の回転速度に応じ
た誤差信号Ｅを得、この誤差信号Ｅ＝ｉモータ駆動増幅
器２を介してモータ６に負帰還して制御するサーボ制御
方法が用いられる。

このようなサーボ制御系において、モータ３を例えば、
ある規定の回転数で回転させるモードの他に、その規定
回転数の１／２あるいｌｄ　１／′５の回転数で回転さ
せるといったように複数のモ−ドで回転させるような機
能が必要となる場合が多々あり、例えば、テープ速度全
切換えて記録時間を変えるようにした家庭用ＶＴＲなど
にその例を見ることができる。

とのように回転数の異なる複数のモードでモータ６を回
転させる場合、その各モードで検波回路１に入力される
周波数発生器５からの信号Ａの周波数は当然のことなが
ら変わるが、この検波回路１の周波数弁別感度には、そ
の入力信号Ａの周波数ｋｆｔとすると、一般に、ｆｓの
自乗に逆比例（、ら１／ｆＳ）するため、周波数ｆ」の
異なる各モードで検波回路１の感度が変わり、このため
制御系のループゲインが変化して、各モードで制御特性
が一定に保たれず、あるモードで安定な制御性が得られ
ても他のモードでは不安定な制御系になってしまうなど
装置の性能、信頼性が劣化する問題があった。

また、その解決策として、図示しな込が回路１と２の間
に増幅度の切換えられる直流増幅回路を設け、各モード
ごとにループゲインが一定になるようにその増幅え全切
換えることによって、各モードで均一の制御性能を確保
する方法などが従来から用いられているが、こうした従
来方法では、制御回路系が煩雑化して、周辺回路規模が
増大し、調整箇所も増えて、装置の小型化、低コスト化
全困難にする問題があった。

〔発明の目的〕

本発明の目的は、上記に鑑み、格別な回路調整を行なう
ことなく、各モードで均一の制御性が得られるようにし
た安定なサーボ制御装置を提供することにある。

〔発明の概要〕

本発明は、被弁別信号の位相あるいは周波数の所定値に
対する変化式がパルス幅に対応するようなパルス幅変調
信号として検波出力するようになし、被弁別信号の周波
数の異々るモードに応じて、そのパルス幅変調信号の変
調度を切換えるようにして、そのモードごとに検波感度
が均一になるようにするものである。

〔発明の実施例〕

以下、本発明に係る検波回路を前記第１図のサーボ制御
装置に適用した場合につき、その実施例により詳細に説
明する。

第２図は、本発明による検波回路の一実施例を示す図で
ある。

第５図、第４因はその動作を説明するためのタイミング
図である。

第２図において、１００は第１図の周波数発生器５から
の信号Ａの入力される端子、２００は誤差信号Ｅの出力
端子で、この出力Ｅは第１図のモータ駆動増幅器２に供
給される。３００はモード指定信号Ｍの入力端子であシ
、ここでは、モータ３を回転数Ｎで回転させる第１のモ
ード（Ｍｌと略記）、Ｎ／２で回転させる第２のモード
（Ｍ２と略記）、及び、Ｎ７ｓで回転させる第３のモー
ド（Ｍ３と略記）のいずれか一つのモードが。

このモード指定信号Ｍにより指定される。

４００はクロックパルスＣＰの入力端子である。

１０はパルス整形回路、１１はクロックラッチ回路、１
２は遅延回路、１３はＯＲゲート、１４はクロックの分
周回路、１５はｍピットのカウンタ、１６゜１７はデコ
ーダ、１８はＡＮＤゲート、１９はｍピットのデータラ
ッチ回路、２１はｎビットのカウンタ、２２はパルス生
成回路、３１はデータ一致回路、３２はパルス幅変調回
路、２０は低域通過フィルタである。

端子１００からの入力信号Ａはパルス整形回路１０にて
矩形パルス整形されその出力Ｂ（第３図の（α）はクロ
ックラッチ回路１１に入力される。端子４００からのク
ロックパルスＣＰは分周回路１４にて、端子３００から
のモード指定信号Ｍに応じて、モードＭ１では１／１に
、モードＭ２では１／２に、モードＭ３では１／３にそ
れぞれ分周され、その出力クロックパルスｃｐｘ　ハ、
クロックラッチ回路１１、遅延回路１２に入力され、ま
たＡＮＤゲート１８を介してカウンタ１５のクロック人
力Ｃに入力される。

パルス整形回路１０からの出力パルスＢは、クロックラ
ッチ回路１１にて分周回路１４からのクロックＣＰＸに
同期化され、パルスＢの立上りエツジよシバルス整形さ
れた出力ＳＰ１　（第３図の（ｂ））はサンプリングパ
ルスとしてデータラッチ回路１９のクロック人力Ｃに供
給され、ｍビットのカウンタ１５の下位ｎビット（ｍ≧
ｒＬ）の計数データＤ１が、このサンプリングパルスＳ
Ｐ１によってｎビットのデータラッチ回路１９にラッチ
される。

クロックラッチ回路１１からの出力ＳＰｔは、遅延回路
１２において分周回路１４からのクロックＣＰＸに同期
してＣＰＸの一周期（ｆｃｐｘ）だけ遅延され、その出
力であるリセットパルスＳＰ２　（第３図の（Ｃ））は
ゲート１６を介してカウンタ１５のリセット人力Ｒに入
力されてカウンタ１５はリセットされる。

１（Ｓ、１７はカウンタ１５の計数値をデコードするデ
コーダであり、カウンタ１５の計数値がＮ１になったと
きに、デコーダ１６から”Ｈ”が出力され、カウンタ１
５がリセットされたときはＬ”が出力される。また、カ
ウンタ１５がＡ’１計数してのち更にＮ２計数した場合
にのみデコーダ１７からＬ”が出力され、カウンタ１５
が遅延回路１２からの出力ＳＰ２によってリセットされ
たときはＨ”が出力される。

第３図の（ｄｉはカウンタ１５の計数動作の様子を示し
、縦軸はその計数値を示す。

まず、遅延回路１２からのリセットパルスＳＰ２によっ
てＯＲゲート１３を介してカウンタ１５がリセットされ
ると、デコーダ１７からのＨ”出力によって、ＡＮＤゲ
ート１Ｂが開いて分周回路１４からのクロックＣＰＸが
カウンタ１５に入力され、カウンタ１５は計数開始する
。その計数値がＮ１（第５図（ｄｌの７ｖ１）になった
ときにデコーダ１６からのＨ”出力によシカウンタ１５
は、ＯＲゲート１３ヲ介してリセットされて計数値零か
ら再び計数動作する。

クロックラッチ回路１１からのサンプリングパルスＳＰ
１によって、カウンタ１５の計数データＤ１（第３図の
計数値Ｎｘに対応）はデータラッチ回路１９にラッチさ
れ、しかるのちこのサンプリンクパルスＳＰ１を遅延し
た次のリセットパルスＳＰ２が入力されるとカウンタ１
５は再びリセット人力る。

また、リセットパルスＳＰ２によってカウンタ１５がリ
セットされてから次のリセットパルスＳＰ２が入力され
るまでに、カウンタ１５の計数値が（Ｎ１＋Ｎ２　）を
超えるような場合には、デコーダ１７から、カウンタ１
５が（Ｎ１＋Ｎ２　）計数したときに出力される′Ｌ”
出力によって、ＡＣＩＤゲート１８が閉じられ、それ以
後次のリセットパルスＳＰ２が入力されるまでの間、カ
ウンタ１５の計数動作は停止される。

次に、データラッチ回路１９からの出力データＤ２は一
致回路３１の一方に入力される。データ一致回路３１の
他方には、ｎビットのカウンタ２１のクロック入力Ｃに
入力される端子４００からのクロックＣＰを計数して得
られるｎビットの計数データＤ３が入力される。

データ一致回路３１にて、これらｎビットのデータＤ２
とＤ６が各ビットごとに比較されて、両方のデータの値
が一致したときにデータ一致回路３１より一致パルスＰ
Ｏが出力される。

この一致パルスＰＯは、変調信号としてパルス幅変調回
路３２に入力される。

パルス生成回路２２は、カウンタ２１のｎビット目の最
上位の計数出力ＰＸＯより、端子５００からのモード指
定信号Ｍにもとづいて、パルス幅変調のキャリア信号Ｐ
Ｃを生成する。

パルス幅変調回路！＋２において、データ一致回路３１
からの一致パルス（変調信号）ＰＯに応じて、パルス生
成回路２２からの出力（キャリア信号）ＰＣがパルス幅
変！ｌｌ−４れ、その出力であるパルス幅変調信号Ｉは
低域フィルタ２０にて復調され、そのパルス幅に応じた
誤差信号Ｅが端子２００に出力される。

ここで、入力信号Ａの検波中心周波数ヲｆ」、クロック
ＣＰＸの周波数をｆｃｐｘとすれば、デコーダ１６．１
７　（Ｄ　７ｖ１．　＃２、及０’　ｆ　−夕５　ッｆ
　’ＦＵ　路１９、カウンタ２１のビット数ルは、次の
ように定められる。

ｆｃｐｘ／ｆｓ−ｆｉｈ＋２”−’　　　　　　　　−
ｆｔｌ＃２＝２ｒＬ、、、　（２） また、データラッチ回路１９からの出力データＤ２の値
Ｎｘは、入力信号Ａの周波数の変化に応じた値であり、
次式の範囲で与えられる。

Ｏ≦Ｎｘ　（２ｎ・（３１ 特に、（１）式で定まる入力信号Ａの中心周波数におい
て Ａ’Ｘ　＝　２”　　　　　　　　・＋４１である。

この第２図の検波回路のデータラッチ回路１９のデータ
Ｄ２の出力までの検波感度（入力信号Ａの周波数変化に
対するデータＤ２の変化）Ｘｏは次式で与えられる。

ところで、データラッチ回路１９までのプロセスのほと
んどを共通にして周波数の異なる種々の入力信号を検波
できるようにするためには。

＋１１式よりｆｃｐｘ／ｆｚが一定になるようにすれば
良く、分周回路１４はその役割を果す。

即わち、前述したように、セータ３を回転数品で回転さ
せるモードＭ１におけるクロックＣＰＸの周波数は、ク
ロックＣＰの周波数ｆｃｐに等しく。

これに対し、モータ３をＮ／２で回転させるモードＭ２
では入力信号Ａの周波数は１／２になるが、クロックＣ
ＰＸも分周回路１４にて１／２に分周されてｆｃ　ｐ／
２となり、同様に、Ａ’１５で回転させるモードＭ３で
は入力信号Ａの周波数は１／３となるが、クロックＣＰ
Ｘは１／３に分周されてｆｃｐ１５となるため、これら
各モードでｆｃｐｘ／ｆｓは一定となり、データラッチ
回路１９までのプロセス全モートニ応じて切換える必要
もなくすべて共通に使用することができ、回路系を簡易
化することができる。

しかし、その反面、（５）式から明らかなように、ｆｃ
ｐｘ／ｆｓを一定にしても、検波感度Ｋ。は一定になら
ず、モードＭ１における検波感度に対し、モードＭ２で
は２倍に、モードＭ３では３倍に変化してしまうことが
明らかである。

本発明は、上記の不具合金なくすために、データラッチ
回路１９からの出力データＤ２に応じてパルス幅変調し
て出力するに際し、その変調度を上記の各モードで変え
て検波感度を一定にするものであ如、第４図の波形図を
用いてその動作を説明する。

第４図は、各モードにおりて、生成ないし入出力される
第２図の各部波形を示す図である。

カウンタ２１からの最上位の計数出力ｐｘｏ　（第４図
のｐｘｏ　）の周波数ｆ。、周期Ｔｏは、クロックＣＰ
の周波数’ｃｆｃｐとすれば、次式で与えられる。

ｆｏ　＝　１／７’ｏ　＝ｆｃｐ／２ｔＬ　　　　　−
（６）一致パルスＰＯは、カウンタ２１の計数値がデー
タラッチ回路１９からの出力データＤ２の値Ａｘと一致
したときに出力されるため、カウンタ２１の計数値が零
に対応する出力ＰＸＯの立下夛エツジより、一致パルス
ＰＯが出力されるまでの時間Ｔｘ（第４図のＴＸ）は、 Ｔｘ−Ｎｘ／ｆｃｐ　　　　　　　　−（７１で与えら
れ、（ａｌ　、　（６１、＋７１式よりＴｘの変化範囲
は、０≦Ｔ、（Ｔｏ・＋８１ で与えられる。特に入力信号Ａの中心周波数におけるＴ
Ｘは、（４）式よシ次式で与えられる。

Ｔｘ＝Ｔｏ　／２　　　　　　　　−　＋９１まず、モ
ードＭ１では、第４図（噂に示すように。

キャリア信号ＰＣ’は、カウンタ２１からの出力ＰＸＯ
の立下りエツジより生成されて出力される。

パルス副変調回路５２において、第４図体）の贋に示す
ように、パルス生成回路２２からのキャリア信号ＰＣに
よってセットされてその出力ｊは′Ｂ”となシ、データ
一致回路３１からの一致パルスＰＯによってリセットさ
れその出力淫はＬ”となる。

即わち、キャリア信号ＰＣはそのパルス幅がＴｘに等し
くなるようにパルス幅変調され、そのパルス幅の変化代
は、前記（８）式よりＴｏであり、キャリア信号ＰＣの
周期Ｔ。に等ししｉことから、その変調度は１００％（
Ｗ＝１）である。しかも（９）式よシ入力信号Ａの中心
周波数において出力僅のデユーティ比は１／２になる。

次に、モードＭ２では、第４図（Ａｌに示すように、カ
ウンタ２１からの出力ＰＸＯと、それヲ１７２に分周し
た信号ＰＸ１とから、周波数がｆ。／２（周期ＴＣ２＝
２ＴＯ）であって、デユーティ比１／４のキャリア信号
ＰＣが生成されて出力される。パルス幅変調回路３２に
おいて、このキャリア信号ＰＣがＢ”の期間では優先的
にセットされ（ＰＣが”Ｂ”の期間では、データ一致回
路３１からの一致パルスＰＯによるリセット動作はイン
ヒビットされ）、出力ｌはＨ”となり、　ＰＣが”Ｌ”
の期間に入力される一致パルスＰＯによりリセットされ
出力１４Ｖは“Ｌ”となる。この出力Ｉのパルス幅の最
小値はＴ。／２、最大値は３Ｔｏ／２で、変化化はＴ。

であり、その周期が２Ｔｏであることから、その変調度
は５０％（Ｆ−１／２）である。しかも（９）式より入
力信号Ａの中心周波数において、Ｉのパルス幅ハＴ。で
デユーティ比１／２となる。

更に、モードＭ３では、第４図（Ｃｌに示すように、Ｐ
ＸＯｉ　１／３に分周することによって、周波数がｆｏ
／３（周期Ｔｃ３＝３Ｔｏ　）であって、チューティ比
１／３のキャリア信号ＰＣが生成出力される。前記同様
に、パルス幅変調回路３２におりて、キャリア信号ＰＣ
の”Ｅ”の期間で優先的にセットされて出力ＰＷは′Ｂ
”となり、　ＰＣが”Ｌ”の期間で一致パルスＰＯによ
りリセットされ出力ＰＷはＬ′”となる。

出力ＰＩのパルス幅の最小値はＴｏ、最大値は２Ｔｏ、
１５゜ 変化化はＴｏであり、その周期が５Ｔｏであることから
、変調度は３３％（Ｆ＝１／３）であり、しかも入力信
号Ａの中心周波数において、パルス幅３Ｔｏ／２でデユ
ーティ比は１／２となる。

出力端子２００までの検波感度Ｋ（入力信号Ａの周波数
変化に対する誤差信号Ｅの変化）は、パルス幅変調信号
ｊの振幅値をＶ。、変調度２Ｆとすると、次式で与えら
れる。

＝　ＫｏｘＶｏｘＦ　　　　　　　　−Ｑ［Ｉ上述した
ように、モードＭ１では変調度１００％でＷ＝１であり
、これに対し、モードＭ２ではＫ。は２倍になるが変調
度５０％でＦ＝１／２のため、検波感度はモードＭ１の
それと同じになり、また、モードＭ３ではＫＯは３倍に
なるが変調度３縛でＷ＝１７３のため、検波感度はやは
りモードＭ１の場合と同じになる。

また、これら各モードにおいて、入力信号の中心周波数
においてその出力Ｉが常にデユーティ比１／２になるよ
うに自動的に設定されるため、１６゜ モードが変っても不要のＸオフセットが発生することも
なく、各モードにお込て格別な調整を必要とせずに、常
に最良の状態で安定したサーボ制御を行なわせることが
できる。

以上第４図は、変調度Ｆを１／１．１／２．１／３に変
えた場合の実施例であるが、同様にして変調度Ｆ−ｉ１
／４．１１５にする場合の実施例全第５図に示す。

第５図の（，４１は、変調度Ｆ’（５１／４にする場合
であり、ＰＸＯと、それヲ１７２に分周した信号ＰＸ１
と、それを更に１／２に分周した佃゛号ＰＸ２とから、
周波数がｆｏ　／４　（周期Ｔｃ４；４Ｔｏ）で、デユ
ーティ比３７８のキャリア信号ＰＣが生成出力され、前
記同様に、パルス幅変調回路３２からの出力ＰＦのパル
ス幅の最小値は３Ｔｏ／２　、最大値は５Ｔｏ／２であ
る。

第５図の（Ｂｌは、変調度Ｆ’１１１５にする場合で、
ＰＸＯ−＠１７ｓに分周することによって１周波数がｆ
ｏ１５（周期Ｔｃ５＝＝５Ｔｏ）テあっｌ、チー−ティ
比２１５のキャリア信号ＰＣが生成出力され、パルス幅
変調回路３２からの出力贋のパルス幅の最小値は２Ｔｏ
、最大値は３Ｔ０である。

以上第４図、第５図の実施例から明らかなように、一般
に、Ｗ、、１７ｋ（ｋは整数）の変調度を得るには、周
波数がｆ。Ａ　Ｃ周期かに、Ｔｏ）であって、デー−テ
ィ比（ｋ−１）７２ｋ　　のキャリア信号ＰＣヲ生成す
れば良く、その結果、パルス幅変調回路３２からは、パ
ルス幅の最小値がＴ。・（ｋ−１）／２であり、パルス
幅の最大値がＴ。・（ｋ＋１　）／２で、周期に、Ｔｏ
のパルス幅変調信号Ｉｆｆ得ることができ、しかも入力
信号の中心周波数において、常にデユーティ比は１／２
となる。

次に、本発明に係わる第２図のパルス生成回路２２の一
実施例を第６図に示す。この第６図の各部波形は第４図
に示されて込る。

第６図において、４０はカウンタ２１からの出力ＰＸＯ
の入力端子、５０はキャリア信号ＰＣの出力端子、４１
．４２はフリップフロップ、４３．４４はＡＮＤゲート
、４５．４６はＯＲゲート、４７はセレクタである。

まずモードＭ１においては、端子４８．４９にそれぞれ
″”Ｌ”、′Ｂ”が入力され、セレクタ４７は端子Ｓ１
側に切換られフリップフロップ４１のＱ１出カがキャリ
ア信号ＰＣとして端子５０に出力される。端子４０から
のＰＸＯの立下りでフリップフロップ４１がトリガされ
て、Ｑ１出力が”Ｌ”からＢ”になると、そのＱ１出力
がデー）　４５．４３ｆ介してフリップフロップ４１の
リセット人力Ｒに入力されてリセットされ、Ｑ１出力は
Ｂ″から”Ｌ”になる。従って、第４図（α）のＰＣに
示すように、ＰＸＯの立下りよりパルス幅の細いキャリ
ア信号ＰＣが生成される。

次に、モードＭ２においては、端子４８．４９にそれぞ
れＢ”、Ｂ”（”Ｅ”、”Ｌ”でも良い。）が入力され
、セレクタ４７は端子Ｓ２側に切換られ、ゲート４４か
らの出力が端子５０に出力される。端子４ｏからのＰＸ
Ｏはフリップフロップ４１で１／２分周され、その出力
Ｑ１（第４図（ｂｌの？Ｘ１　）とｐｘ。

カＡＮＤゲート４４に入力される。従って、ゲート４４
からは第４図（、ＭｌのＰＣに示すように、デューテ１
９　。

ィ比１／４のキャリア信号ＰＣが出力される。

次に、モードＭ３にお込ては、端子４８．４９にそれぞ
れＮＬＴＴ　、　　ＩＩＬＨが入力され、セレクタ４７
は端子Ｓ３側に切換られ、フリップフロップ４２のＱ２
出力がキャリア信号ＰＣとして端子５ｏに出方される。

フリップフロップ４２はフリップフロップ４１がらのＱ
１出力の立下りでトリガされ、Ｑ１出力とＱ２出力が共
に１”になるとゲート４３からの出力がＢ”になシ、フ
リップフロッグ４１．４２がリセットされる。これによ
）、端子４０からのＰＸＯが１／３分周され、フリップ
フロップ４２のＱ２出力は、第４図（ｃ）のＰＣに示す
ように、デー−ティ比が１刀となる。

なお、以上の如（パルス幅変調回路６２がらパルス幅変
調信号Ｓが出力されるのは、カウンタ１５が＃１を計数
してからＮ２ヲ計数するまでの期間（第３図の斜線で示
すＴ１から１２の期間）にサンプリングパルスＳＰ１が
到来するときに限９、そし以外でカウンタ１５がＮ１ヲ
計数するまでの期間゛（第３図の１１の期間）にサンプ
リングパルスＳＰ１．２０・ が到来した場合（即わち、入力信号Ａの周波数が検波中
心より高くなった場合）には、パルス幅変調回路３２に
入力されるクロックラッチ回路１１からのサンプリング
パルスＳＰ１トデコーダ１６゜１７からの出力によって
、それが識別され、パルス幅変調回路３２からはＬ”が
出力され、また、カウンタ１５が（Ａ１１＋ＡＩ２　）
　ｋ計数したあとの期間（第３図のＴ２以後の期間）に
サンプリングパルスＳＰ１が到来した場合（即わち、入
力信号Ａの周波数が検波中心より低くなった場合）には
、パルス幅変調回路３２からはＥｎが出力される。

以上のような周波数弁別によ〕、この検波回路の周波数
特性は単調（減少）特性となり、過渡特性の良好な制御
系を構成できる。

以上第２図は、周波数を弁別する検波回路の実施例を示
したものであるが、本発明はこれに限定されるものでは
なく、この第２図のデータラッチ回路１９は、ｂわゆる
位相比較動作するサンプル拳ホールド回路であってその
クロック人力Ｃに入力信号Ａとは異なる他の信号Ｘより
生成したサンプリングパルス全供給するようニスれば、
信号ＡとＸの位相差を弁別するいわゆる位相比較回路を
構成することができ、この場合にも、本発明の主旨とす
る検波感度の切換えが容易に達成できることは−うまで
もなく、その切換えに伴なって■オフセット、従って、
位相偏差が生ずることもないので、制御系のループゲイ
ンを変えて応答特性のみを変化させるような場合に好適
である。

〔発明の効果〕

以上述べたように、本発明によれば、被弁別信号の位相
あるいは周波数の検波感度ｔ−ＤＣオフセット金生ずる
ことなく容易に変えることができ、異なる制御態様にお
いて、格別な調整を必要とせずに、常に安定した均一な
制御性全確保でき、あるいは、系の応答特性を目的に応
じて変化させることのできるサーボ制御装置全提供する
ことができる。

【図面の簡単な説明】

第１図はサーボ制御装置の例を示すブロック図、第２図
は本発明による検波回路の一実施例を示すブロック図、
第３図、第４図、第５図はその動作説明のための各部波
形図、第６図は本発明に係わるパルス生成回路の一実施
例を示すブロック図である。 １４・・・クロック分周回路　１５．２１・・・カウン
タ１９・・・データラッチ回路　２２・・・パルス生成
回路３１・・・データ一致回路　　３２・・・パルス幅
変調回路代理人弁理士　高　橋　明　夫 、２３゜ １１　図 ５　３　図 喝　４　図 寛　５　図 （Ａ） χ　　　ら　　びり

Claims (1)

1. 【特許請求の範囲】 １、　基準のクロックに基づく第１のクロックで計数し
   た被弁別信号の位相あるいは周波数にもとづくデータを
   該被弁別信号にもとづくサンプリングパルスによりラッ
   チする手段と、該基準クロックに基づく第２のクロック
   より。 周波数がｆ。７ｋ（ｋは正の整数）であって、デユーテ
   ィ比が（ｋ−１）７２ｋ　　のキャリア信号を生成する
   生成回路を有し、該生成回路からのキャリア信号に同期
   して”Ｂ”（あるいは′Ｌ”）を出力し、かつ該手段か
   らの出力データの大きさに対応したタイミングで発生す
   るパルスに同期して”Ｌ′′（あるｂは”Ｈ”　）を出
   力することによシ、変調度が１７にのパルス幅変調出力
   を得るようにしたことを特徴とする検波回路。 ２、　該基準クロックを１７７ｃｌＣ分周して該第１の
   クロックを生成する手段を有し、該被弁別信号’ｌｒｌ
   ／＆の周波数で検波するようにしたことを特徴とする特
   許請求の範囲第１項記載の検波回路。