JPS59147450A - Lead frame for semiconductor device - Google Patents
Lead frame for semiconductor deviceInfo
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Abstract
Description
【発明の詳細な説明】
この発明は集積回路（ＩＣ）装置用リードフレーム（以
下単にリードフレームと略称する）に係りＩＣ組立実装
において低コスト化、高信頼性を得ることが口」能とな
るリードフレームの被覆構造に関するものである。[Detailed Description of the Invention] The present invention relates to a lead frame (hereinafter simply referred to as lead frame) for an integrated circuit (IC) device, and it is possible to achieve low cost and high reliability in IC assembly and mounting. The present invention relates to a lead frame covering structure.
現在使用されているリードフレームは、材質から大別す
るとＦｅ−Ｎｉ系、Ｃｕ系、Ｆｅ系などがあるが、使用
目的特にＩＣそのものの高信頼性を必要とするものにつ
いては、Ｆｅ−Ｎｉ系が主として使用されている。Lead frames currently in use can be broadly classified into Fe-Ni, Cu, and Fe-based lead frames based on their materials. is mainly used.
これは半導体チップとリードフレームとの熱膨張の差に
起因するものであり、特に大型チップ、高集積チップに
ついてはＦｅ−Ｎｉ系リードフレーみが用いられている
。This is due to the difference in thermal expansion between the semiconductor chip and the lead frame, and particularly for large chips and highly integrated chips, Fe--Ni lead frames are used.
このＦｅ−Ｎｉ系リードフレームの金属被覆に関しては
、チップボンド、ワイヤーボンドなどのＩＣ組立実装の
点からＡ１、Ａｕ 、 Ａｇなどが用いられており、こ
れらはＩＣの信頼性、パッケージ・ボンディングワイヤ
ー、金属被膜のコストなどにより使い分けられている。Regarding the metal coating of this Fe-Ni lead frame, A1, Au, Ag, etc. are used from the viewpoint of IC assembly and mounting such as chip bond and wire bond. Different types are used depending on the cost of the metal coating and other factors.
そしてこれら金属の被覆形状としては、リードフレーム
全面あるいはストライブ状、スポット状に形成されてい
るが、チップボンド、ワイヤーボンドなどの特性および
コスト面からみた場合、これら金属の単一組成での被覆
がＩＣ実装で必ずしも最適とは云えないというのが現状
である。These metals can be coated on the entire lead frame, in stripes, or in spots, but from the viewpoint of characteristics and costs for chip bonding, wire bonding, etc., coating with a single composition of these metals is preferable. The current situation is that this is not necessarily optimal for IC mounting.
即ち、貴金属めっきリードフレームでは基本的に被覆材
料自体でコスト高を招来するという弊害があり、リード
ピン部のＡｇ被覆ではエレクトロマイグレーションなど
ＩＣ信頼性の問題も生じてくる。これに加えてＡｇ被覆
ではＩＣ信頼性を維持させるために、ボンディングワイ
ヤーとしてＡｕを用いなければならず、最近の多ビン化
傾向などを考え合わせると、結果的に高価なＩＣとなっ
てしまうのである。That is, the precious metal plating lead frame basically has the drawback that the coating material itself increases the cost, and the Ag coating on the lead pin portion also causes problems with IC reliability such as electromigration. In addition, in order to maintain IC reliability with Ag coating, Au must be used as a bonding wire, and considering the recent trend towards multi-bins, the result is an expensive IC. be.
またＡ、ｕ被覆は現在のところ、被覆自体のコスト問題
から多ピン分野で用いられており、ボンディングワイヤ
ーとしては、コストおよび半導体チップとのボンディン
グ信頼性からＡノワイヤーが使用されている。Furthermore, the A and U coatings are currently used in the multi-pin field due to the cost problem of the coating itself, and the A wire is used as the bonding wire due to the cost and bonding reliability with the semiconductor chip.
しかしながら、本条件ではインナーリード接続において
Ａｕ ／ Ａノ接合となり、金属間化合物、いわゆるパ
ープルブレークを生じＩＣの信頼性が損なわれる。However, under these conditions, an Au/A junction occurs in the inner lead connection, causing an intermetallic compound, a so-called purple break, and impairing the reliability of the IC.
一方Ａ４被覆リードフレームは、被膜自体低コストであ
り、ボンディングワイヤーとしてＡ７線を用いることが
できることからワイヤーボンディングに限れば材料安価
、高信頼性は確保できるものの、ストライプ状ＡＩ被覆
では、該被覆部でのアウターリード取りがエレクトロマ
イグレーション、半田付性などＩＣの信頼性の問題から
不可能であり、チップサイズの大型化、多ピン化、パッ
ケージ小型化を考え合わせれば、現在の二方向取り、い
わゆるＤ Ｉ Ｐ （Ｄｕａｌ ｉｎ Ｌｉｎｅ Ｐａ
ｃｋａｇｅ）方式では達成できない。また、チップボン
ド工程でコスト高になるなど単一組成被覆では諸々の欠
点が存在するのである。On the other hand, the A4 coated lead frame has a low cost coating itself, and A7 wire can be used as the bonding wire, so if it is limited to wire bonding, material costs are low and high reliability can be ensured. It is impossible to take the outer leads due to problems with IC reliability such as electromigration and solderability, and if we consider larger chip sizes, more pins, and smaller packages, the current two-way lead, so-called DIP (Dual in Line Pa
This cannot be achieved using the ckage) method. Furthermore, single composition coatings have various drawbacks, such as increased cost in the chip bonding process.
第１図および第２図に従来の一般的なＦｅ−Ｎｉ合金の
単一組成金属被覆１を有する二方向取りＤＩＰ型リード
フレーム２を示した。FIGS. 1 and 2 show a conventional bidirectional DIP type lead frame 2 having a monocomposition metal coating 1 of a general Fe--Ni alloy.
この発明は上記したような現状の問題点に鑑みデツプボ
ンド、ワイヤーボンド工程それぞれに最適な材料を被覆
し、高信頼性の得られるリードフレームを提供せんとす
るものである。In view of the above-mentioned current problems, the present invention aims to provide a lead frame that is coated with materials optimal for each of the deep bonding and wire bonding processes and that provides high reliability.
即ちこの発明は、リードフレームにおいてダイパッド部
とインナーリード部にそれぞれＡｇおよびＡｉを被覆し
、チップボンド、ワイヤーボンドが最適条件下で行なわ
れ、且つ高密度実装を可能にすることを目的としたもの
である。That is, the present invention aims to coat the die pad portion and the inner lead portion of a lead frame with Ag and Al, respectively, so that chip bonding and wire bonding can be performed under optimal conditions, and high-density packaging is possible. It is.
この発明のリードフレームは、低融点ガラスセラミック
封止、いわゆるサーデイプと称されるパッケージなどで
用いられているＡｕ−８ｉ’、 Ａｕ −Ｇｅ共品チッ
プボンドタイプのリードフレームを対象としてはいるが
、プラスチックモールドタイプにも適用できることは勿
論である。The lead frame of the present invention is intended for Au-8i' and Au-Ge chip bond type lead frames used in low-melting point glass-ceramic sealing, so-called cerdipe packages, etc. Of course, it can also be applied to plastic mold types.
次に、この発明のリードフレームについてその一実施例
を示す第８図および第４図に基づいて説明すると、該リ
ードフレームはＡＩを蒸着、圧接、無電解めっきなどに
よりスポット状に被覆したインナーリード部３と電気め
っきなどによりＡｇを被覆したダイパッド部４・で構成
されている。Next, the lead frame of the present invention will be explained based on FIG. 8 and FIG. 4 showing an embodiment thereof. It consists of a part 3 and a die pad part 4 coated with Ag by electroplating or the like.
インナーリード部３におけるＡノ被覆は貴金属を用いな
い低コスト化を狙ったものであり、さらにはボンディン
グワイヤーをＡノ化することにより低コスト化に加えて
接合部をすべてＡ１１Ａｉ化とすることが可能となり、
Ａｕ／ＡＡ接合で生じるパープルブレークやＡｇ／ＡＡ
接合で生じる局部電池に起因する腐食による信頼性の低
下を防止したものである。伺、インナーリード部８のＡ
Ｊ被被覆スポット状である方が、封止面積を上げ信頼性
を向上させることができるとともに小型化、多ピン化の
要求に対応した４・方向取り、いわゆるＱ Ｕ Ｉ Ｐ
（Ｑｕａｄｉｎ Ｌｉｎｅ Ｐａｃｋａｇｅ）リード
フレーム５を可能にし得るので好ましい。The A coating on the inner lead part 3 is intended to reduce costs by not using precious metals, and furthermore, by coating the bonding wire with A coating, in addition to reducing costs, it is possible to make all the bonding parts A11Ai. It becomes possible,
Purple break and Ag/AA caused by Au/AA bonding
This prevents a decrease in reliability due to corrosion caused by local batteries generated during bonding. Please, A of inner lead part 8.
The J coated spot shape can increase the sealing area and improve reliability, as well as meet the demands for miniaturization and a large number of pins.
(Quadin Line Package) This is preferable because it enables the lead frame 5 to be formed.
この発明において、インナーリード部３のＡ１被覆厚は
１〜１０μｍが好ましいが、これは４００〜５００°Ｃ
でチップボンドする際のＡ１一基板テーフ間相互拡散に
よるワイヤーボンディングの不安定を防止したものであ
る。In this invention, the A1 coating thickness of the inner lead part 3 is preferably 1 to 10 μm, but this
This prevents instability of wire bonding due to mutual diffusion between the A1 and substrate tapes when chip bonding is performed.
一方、ダイパッド部４・におけるＡｇ被覆は、Ａｕペー
スト等を用いてチップボンドする際の基板テープへのペ
ースト濡れ性を良好にし、基板テープ−チップ間の接着
性を確保すると共に回路作動時のチップからの熱放散を
良好にせしむることを主旨としている。On the other hand, the Ag coating on the die pad portion 4 improves the wettability of the paste to the substrate tape when bonding chips using Au paste, etc., ensures adhesiveness between the substrate tape and the chip, and also improves the adhesiveness between the substrate tape and the chip when the circuit is activated. The main idea is to improve heat dissipation from the
そして、Ａｇ被覆は実装工程での加熱履歴に対して、Ａ
ｇ被覆一基板テープ間で、十分安定な密着性を保つ為に
１〜１０μｍの厚さを要する。The Ag coating has A resistance to heating history during the mounting process.
g In order to maintain sufficiently stable adhesion between the coating and the substrate tape, a thickness of 1 to 10 μm is required.
しかして、コスト面から考えた場合にはダイパッド部も
Ａノ被覆の方が有利ではあるが、チップポンドに対して
接合強度、熱伝導で問題があり、品質面からは良いリー
ドフレームとは云いがたい。However, from a cost perspective, it is more advantageous to cover the die pad with A-type coating, but there are problems with bonding strength and heat conduction to the chip pound, and from a quality perspective, it is not a good lead frame. It's tough.
また、グイバット部をＡｕにすることにより、更に高品
質のリードフレームが得られるがコスト面で問題がある
。Further, by using Au as the lead frame, a lead frame of even higher quality can be obtained, but there is a problem in terms of cost.
以」−詳述のように、この発明はＡｕ −Ｓ ｉ共晶系
でのリードフレームにおいて、インナーリード部にＭ被
覆、ダイパッド部にＡｇ被覆を形成することにより、現
状実装工程を変更することなく高信頼性、低コストのＩ
Ｃ生産を可能とするものである。As described in detail, this invention changes the current mounting process by forming an M coating on the inner lead part and an Ag coating on the die pad part in an Au-Si eutectic lead frame. Highly reliable, low cost I
C production is possible.
以下実施例によりこの発明を説明する。The present invention will be explained below with reference to Examples.
実施例
打抜き加工により得た４２％Ｎｉ−Ｆｅ合金リードフレ
ーム上にまずグイバット部に開孔を有する弾性体シート
を用いて、ＡｇＣＮ ２ ｇ／１２、遊離ＫＣＮ２ｏｇ
／、ｘ のめつき浴にて浴温３ｏ″Ｃ１電流密度２Ａ
／ｄｍ２、めっき時間１０秒でＡｇ下地めっきを施した
後にＡｇＣＮ１８０ ｇ／’遊離ＫＣＮ ９ｏｇ／−ｇ
のめつき浴にて、浴温６０”Ｃ，電流密度５０Ａ／ｄｍ
”めっき時間８秒の条件で４・μｍのＡｇ電気めっきを
施した。その後金属板マスクを用いてインナーリード部
にスポット状にＡノをイオンブレーティングによりＡｒ
ガス中、真空度１０’Ｔｏｒｒ、加速電圧ｌ双にて４．
ｌｔｍ施こした。Example First, on a 42% Ni-Fe alloy lead frame obtained by punching, using an elastic sheet having holes in the Guibat part, AgCN 2 g/12, free KCN 2 og
/, x in plating bath, bath temperature 3o''C1 current density 2A
/dm2, AgCN180 g/'Free KCN 9og/-g after Ag underplating with plating time of 10 seconds
In a plating bath, bath temperature 60"C, current density 50A/dm
``Ag electroplating with a thickness of 4 μm was applied with a plating time of 8 seconds.After that, using a metal plate mask, a spot of A was applied to the inner lead part by ion blasting with Ar.
4. In gas, vacuum degree 10' Torr, acceleration voltage 1.
ltm was performed.
かくして得られたリードフレームのダイパッド部に半導
体ＳｉチップＡｕ−３ｉ薄を用いて４３０″ｃ×１分で
マウントシ、３８μｍφＡ１ワイヤーで超音波ボンディ
ング、 ４５０”Ｃでセラミックをガラス封止したＩ
Ｃを検査したところ良好な結果゛が得られた。A thin Au-3i semiconductor Si chip was used on the die pad part of the lead frame thus obtained, mounted at 430"C x 1 minute, ultrasonic bonded with 38 μm φ A1 wire, and ceramic sealed with glass at 450"C.
When C was tested, good results were obtained.
第１図は従来の単一組成金属被覆リードフレームの平面
図、第２図は第１図Ａ’ −Ａ線断面図、°第４３図は
この発明になる金属被覆リードフレームの平面図、第４
１図は第３図Ｂ−Ｂ線断面図である。
３−Ａｆｆｌ被覆したインナーリード部４− Ａｇ被覆
したグイバット部
５−ＱＵＩＰ型リードフレームFIG. 1 is a plan view of a conventional single-composition metal-coated lead frame, FIG. 2 is a sectional view taken along the line A'-A in FIG. 1, and FIG. 4
1 is a sectional view taken along the line B--B in FIG. 3. 3-Affl coated inner lead part 4-Ag coated Guibat part 5-QUIP type lead frame
Claims (1)
ｅ −Ｃｏ−ＮｉあるいはＦｅ−Ｎｉ合金よりなるリー
ドフレームにおいて、インナーリード部をＡＡ被被覆グ
イバット部をＡｇ被覆したことを特徴とする半導体装置
用リードフレーム。 （２）インナーリード部のＡＡ被覆厚が１〜１０μｍで
あることを特徴とする特許請求の範囲第１項記載の半導
体装置用リードフレーム。 （３）グイバット部のＡ４被覆厚が］〜ｌＯμｍである
ことを特徴とする特許請求の範囲第１項記載の半導体装
置用リードフレーム。[Claims] ('') F formed by punching or etching
A lead frame for a semiconductor device, characterized in that the lead frame is made of e-Co-Ni or Fe-Ni alloy, and the inner lead portion is coated with AA and the Glue-butt portion is coated with Ag. (2) The lead frame for a semiconductor device according to claim 1, wherein the inner lead portion has an AA coating thickness of 1 to 10 μm. (3) The lead frame for a semiconductor device according to claim 1, wherein the thickness of the A4 coating of the guide portion is 10 μm.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2116283A JPS59147450A (en) | 1983-02-09 | 1983-02-09 | Lead frame for semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2116283A JPS59147450A (en) | 1983-02-09 | 1983-02-09 | Lead frame for semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59147450A true JPS59147450A (en) | 1984-08-23 |
Family
ID=12047214
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2116283A Pending JPS59147450A (en) | 1983-02-09 | 1983-02-09 | Lead frame for semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59147450A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN105702656A (en) * | 2014-12-10 | 2016-06-22 | 意法半导体私人公司 | Integrated circuit device with plating on lead interconnection point and method of forming the device |
-
1983
- 1983-02-09 JP JP2116283A patent/JPS59147450A/en active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN105702656A (en) * | 2014-12-10 | 2016-06-22 | 意法半导体私人公司 | Integrated circuit device with plating on lead interconnection point and method of forming the device |
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