JPS59133793A - ダイヤルパルス受信装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （１）　　発明の技術分野 本発明は、交換機においてダイヤルパルスを受信するダ
イヤルパルス受信装置に関するものである。

（２）　　背景と問題点 一般に電子交換機等では、電話のダイヤルを回したとき
に送出されるダイヤルパルス信号を各桁のダイヤル番号
に変換するときに、例えばリレー回路で信号の変化点を
うけ、ソフトフェアの制御によって変換点の検出、ダイ
ヤルパルスの計数、桁間判定（１数字についての終了判
定）、途中放棄等の検出を行っている。従って、ダイヤ
ルパルスを受信するために必要なソフトウェアの処理量
は膨大なものであった。そこで、時分割交換機において
は、ダイヤルパルスの計数および途中放棄の検出、桁間
判定を全て論理回路とメモリとで行うダイヤルパルス受
信装置が開発されている。

第１図は従来のダイヤルパルス受信装置の説明図を示す
。図中、１−０ないしｌ−Ｎは電話、２はメモリ、３は
桁間（ＳＰ）フラグ、４は途中放棄（ＣＡＭ）フラグ、
５はパルス計数結果格納域、６はスキャン処理部を表わ
す。

桁間フラグ３、途中放棄フラグ４およびパルス計数結果
格納域５は、それぞれダイヤルノ（ルス受信装置の多重
変分だけ用意される。電話１−０゜１−１．・・・・・
・ｌ−Ｎからのダイヤルノ（ルス信号は、ハードウェア
である論理回路（図示省略）によって、それぞれ時分割
によりカウントされ、各回線番号毎のパルス計数結果格
納域５にカウント結果が格納される゛。論理回路は１桁
分のダイヤルノクルス信号を受信したならば、桁間フラ
グ３を゛オンにする。また、ダイヤリング途中に受話器
をフラグオンすると、途中放棄とみなし途中放棄フラグ
４をオンにする。一方、スキャン処理部６はソフトウェ
ア制御によシ、メモリ５を順次上からスキャニングし、
桁間フラグ３がオンになっているもののパルス計数結果
格納域５の情報を読み取って処理する。読み取りによっ
て、桁間フラグ３およびパルス計数結果格納域５はクリ
アされる。また、途中放棄フラグ４も同時にスキャニン
グし、オンになっているものを検出したならば、それま
でに受信したその回線に関するダイヤル情報を無効にす
る。

なお、上記ダイヤルパルスの計数、桁間判定および途中
放棄の検出の原理について、第２図および第３図を用い
て説−明すると以下の通シである。

ダイヤルパルスのＬＯＯＰ信号は、時分割により順次各
回線に対応して到着し、第２図図示の如くサンプリング
されるが、１回線についてのサンプリング周期は、例え
ば４　ｍ　ｓまたは１３ｍ５とされる。

１回線について着目したダイヤルパルス信号は、例えば
第３図図示信号７のようになり、第３図においてはダイ
ヤルパルス数が「３」の場合を示している。信号７を４
　ｎｌ　Ｓでサンプリングしたものが第３図図示信号Ｌ
ＯＯＰである。この信号ＬＯＯＰを１周期すなわち４　
ｍ　ｓだけ遅延させたものが信号ＬＬである。信号ＬＯ
ＯＰを反転させたものと、信号ＬＬとの論理積をとると
、信号７のパルスの立下がりが検出され、３個のカウン
トパルスが得られる。

一方、桁間検出および途中放棄の検出は、例えば９６ｍ
５のサンプリングによって行う。この９６ｆｉｌｓの間
に信号７の変化がない場合には、信号ＡＰは「０」、ま
ｆｃＶ化がある場合には「ｌ」となる。信号ＡＰを９５
ｍ５遅延させたものが信号ＡＰＬＬである。信号ＡＰを
反転させたものと、信号ＡＰＬＬとの論理積をとった結
果がｒｌＪになったときに、桁間または途中放棄が検出
されたことになる。桁間であるか途中放棄であるかは、
信号７がＬＯＯＰ−ＯＮ　の状態にあるかＬＯＯＰ−Ｏ
ＦＦ’の状態にあるかによって判別できる。

上記第１図で説明した従来の方式によれば、ダイヤルパ
ルス受信装置の多重度が大きくなればなるほど、ソフト
ウェアのスキャン処理による桁間判定、途中放棄検出お
よびグイ−へ・ル計数結果の読み取りに対してオーバヘ
ッドが大きくなるといった問題がある。

０）　発明の目的 本発明は上記問題点の解決を図り、上記スキャン処理に
要するソフトウェアのオーバヘッドを少なくす７＞Ｊ％
共に、回線当シのコストを減少させたダイヤルパルス受
信装置を提供することを目的としている。

（４）　　発明の構成 上記目的達成のため、本発明のダイヤルパルス受信装置
は、信号ピットで到来するダイヤパルス信号を受信する
ダイヤパルス受信装置において、上記ダイヤパルス信号
のパルスをカウントするダイヤルパルス計数論理回路と
、桁間および途中放棄を検出する判定回路とをそなえる
と共に、上記判定回路が桁間または途中放棄を検出した
ときに、上記ダイヤルパルス計数論理回路がカウントし
たダイヤルパルス計数結果または途中放棄情報を、現処
理中の回線番号と対応せしめて格納するキューバッファ
メモリをそなえたことを特徴としている。

（５）　　発明の実施例 以下図面を参照しつつ説明する。

第４図は本発明の一実施例構成、第５図はキューバッフ
ァメモリの説明図、第６図は本発明の一実施例要部構成
を示す。

図中、１１は信号入力端子、１２はダイヤルパルス計数
論理回路（以下ＯＮＴ回路という）、１３は数字受信中
である時に当該受話器が有効であることを示すメモリ（
以下ＡＣＴメモ９という）、１４は信号ピットの１周期
前の走査結果を蓄えるメモリＣ以下ＬＬメモリという）
、１５はダイヤルパルスカウンタメモリ（以下ＰＣメモ
リという）、１６はダイヤルパルス信号の桁間（ポーズ
）を検出するためのパルスを検出したことを蓄積するメ
モリ（以下ＡＰメモリという）、１７は桁間および途中
放棄を検出する判定回路（以下ＤＥＴ回路という）、１
８はＡＰメモリ１６の１周期前の結果を蓄積するメモリ
（以下ＡＰＬＬメモリという）、１９は当該受信装置に
必要なりロックを該受信装置内の各回路およびメモリに
供給するとともに、ダイヤル情報を信号出方線２ｏを経
由して中央制御装置（図示せず）へ伝える制御回路、２
１はＤＥＴ回路７から出力されるｌ数字検出情報（ＳＰ
χ途中放棄検出情報（ＯＡＮ）、ダイヤルパルスの計数
結果（ＤＰ）、および制御回路１９から指示される回線
番号情報（ＯＮ）が格納されるキューバソファ（ＱＢ　
））−ｆ：す、　２２（’！、、ＳＰ信号ｆｍ、２３ハ
ＯＡ　Ｎ　（ｇ　帰結、２４　ＵＤ　Ｐ信号！、２５ｔ
ｉ−ＯＮ信号線、２６はＱＢメモリ２１への書き込みタ
イミングを与える信号線を示す。

信号入力端子１１には、時分割による多重のＬＯＯＰ信
号が入力される。ＡＣＴメモ！１１３．Ｔ、Ｌメモ！１
１４、ＰＣメモリ１５等はそれぞれ多重化されているが
、これらに格納された情報は、制御回路１９からのクロ
ックにょシ例えばシフトしてＯＮＴ回路１２に入力され
、処理される。ＯＮＴ回路１２はｌ多重周期毎に同じ回
線の処理をすることとなる。

ＯＮＴ回路１２はＡＣＴメモリ１３からの情報によシ、
現在処理すべきＬＯＯＰ信号が有効であるかどうかを判
断し、有効である場合に、現在のＬＯＯＰ信号と１周期
前のＬＬメモリ１４に格納された情報とからダイヤルパ
ルスを検出し、カウント結果をＰＣメモリ１５に記憶す
る。また、ＡＰメモリ１６に例えば９ｇｍ５の周期で、
その間ＬＯＯＰ信号に変化があったかどうかの情報（Ａ
Ｐ）を逐次出力する。このＡＰメモリ！６から出力され
る情報は、ＡＰＬＬメモリ１８に格納され、ＡＰＬＬメ
モ９１８からは１周期遅れて読み出される。

ＤＥＴ回路１７はダイヤルパルスの桁間判定を行うため
に、次の論理を用いる。

（肝−）△（ＡＰＬＩ・）△（■）△（ＡＣ！Ｔ）　＝
　１また、途中放棄あるいはフッキングの判定を行うた
めに、次の論理を用いる。

（ＡＰ）△（ＡＰＬＬ）△（ＬＬ）△（ＡＣＴ）　＝　
１上記桁間判定結果がｒｌＪとなシ、桁間が検出された
ならば、ＳＰ信号線２２ｆｃオンにすると共に、ダイヤ
ルパルスの計数結果をＤＰ信号線ｚ４に送出し、書き込
みタイミングの信号線２６をオンにする。また、上記途
中放棄の判定結果が川であれば、ＯＡＮ信号信号３をオ
ンにし、信号線２６をオンにする。

ＱＢメモリ２１は、信号１ａ２６カｉオンになったとき
に、ｓｐ信号線２２、ＣＡＮ信号信号３およびＤＰ信号
線２４からの情報を、例えば第５図図示の如く格納する
。また、同時にＯＮ信号線２５の回線番号情報も対応さ
せて格納する。なお、ＳＰ信号線２２の桁間検出情報は
、必ずしも必要とされるものではないので省くようにし
てもよい。

これらのＱＢメモリ２１に格納された情報は、ＦＩＦＯ
（Ｆａｓｔ　　Ｉｎ　Ｆａｓｔ　０ｕｔ）により制御回
路１９の制御のもとに信号出力線２ｏを経由して中央制
御装置に読み出される。

従って、本発明によれば、第１図図示スキャン処理部６
のようなものを設けて、ソフトウェアによって多重変分
の全情報についてスキャンする必要はなく、ダイヤルパ
ルスの有効な情報のみが供給されることとなる。

第６図はＱＢメモリ２１を周辺部を含め詳細に示したも
のである。信号線２７は入力信号のフレームを示すフレ
ームパルス、信号線２８は該受信装置の動作するクロッ
クを供給するものである。

従って、ＯＮ信号腺２５はＳＰ信号線２２　、　ＯＡＮ
信号線２３、ＤＰ信号線２４の信号と同期しており、回
線番号を示すものとなる。信号線２６は、（ＡＰ）△（
ＡＰＬＬ）△（ＡＣＴ）　＝　１の時、パルスが現われ
、従って、桁間又は途中放棄が検出された時だけ、該当
回線番号（ＯＮ）、ｓｐ倍信号ＣＡＮ信号、ＤＰ傷信号
、ＱＢメモリ２１に積み込よれる。

信号線３０は制御回路■９に情報を伝える信号線である
が、ＣＡＭ、ＳＰ、ＤＰ、ＯＮの他に、ＱＢメモ’Ｊ２
．１の中の情報の有／無を示す情報線が１本加えられて
いる。これには、ＦＩＦＯにおけるアクトプツトレディ
ＤＯＲ信号を利用すればよい。

（６）発明の詳細 な説明した如く本発明によれば、キューバソファメモリ
の利用により、ＳＰ、ＣＡＭ、ＤＰ傷信号対するメモリ
を多重変分だけ用意する必要はなく、紋シ込むことがで
きる。従って、回線当シのコストを低下させることがで
きる。しかも、中央制御装置からのダイヤル情報読み取
りも、キューバッファメモリだけをアクセスすればよく
、ソフトウェアによるスキャニングのオーバヘッドが改
善される。

【図面の簡単な説明】

第１図は従来のダイヤルパルス受信装置の説明図、第２
図および第３図はダイヤルパルスの計数等の原理を説明
するための図、第４図は本発明の一実施例構成、第５図
はキューバッファメモリの説明図、第６図は本発明の一
実施例要部構成を示す。 図中、１１は信号入力端子、１２はダイヤルパルス計数
論理回路、１３はＡＣＴメモリ、１４はＬＬメモリ、１
５はダイヤルパルスカウンタメモリ、１６はＡＰメモリ
、１７は判定回路、１８はＡ　Ｐ　Ｉ、　Ｌメモリ、１
９は制御回路、２１はキューバソファメモリを表わす。 特許出願人　富士通株式会社 代理人弁理士　森　１）寛（外１名） −５６３− ？５閃 才Ｇ凪

Claims (1)

【特許請求の範囲】
1. 信号ビットで到来するダイヤルパルス信号を受信するダ
   イヤルパルス受信装置において、上記ダイヤルパルス信
   号のパルスをカウントするダイヤルパルス計数論理回路
   と、桁間および途中放棄を検出する判定回路とをそなえ
   ると共に、上記判定回路が桁間または途中放棄を検出し
   たときに、上記ダイヤルパルス計数論理回路がカウント
   したダイヤルパルス計数結果または途中放棄情報を、現
   処理中の回線番号と対応せしめて格納するキュー、バッ
   ファメモリをそなえたことを特徴とするダイヤルパルス
   受信装置。