JPS59132055A - 多次元平行メモリ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明のデジタル′１）ｖ報処理とくにデジタル画１象
処理の分野に関し、高性能プロセッサを用いて処押すべ
ぎ内閉へのアクセス可能性の改良に役仏つ。

画像処理の場合に必閥な、冒い白１脚能カにょ−ってデ
ジタル画保処理のためしばしば極高速の特殊計算臣かハ
ｊいられる。これらは処理の出発資料、中間結果及び結
果のため大きなメモリユニットもこれらのメモリへの極
高速のアクセスも必要とし、必要なアクセス時間は利用
可能なメモリ構成要素のアクセス時間より通常つねに小
さい。近代的処理ユニットにおいてはこの柔盾はメモリ
ユニットに高度の平行性があることによって解決される
。

平行のメモリにあってはその場合たとえば一つのアクセ
スサイクルにおいていくつかのメモリ構成要素に、よっ
てまたいくつかのメモリ個所に呼びかける。それによっ
て、各メモリ個所が画１象の一つの点を包含していると
き、装置の出力端において同時にいくつかの画像点が利
用できる乃至い（つかの画像点が同時にメモリ装置に書
きこまれる。

画１象点に関連させた有効サイクル時間はそれによって
平行配置のメモリ構成要素の個数だけ短縮する。好都合
にこの柚のメモリにおいては一つの処理段階において計
算機が同時に必要とする乃至一つの計算段階の結果に同
時に存在している画處点が平行に配置しである。

このような形の画像セグメントがいくつかある。

これらのセグメントの形はそれとともに平行メモリのア
クセス形式でもなくてはならない。この棟のアクセス形
式の実現はまず第１に平行に呼びかけられる（アドレス
される）はずの画像点が相異なるメモリ構成要素内にあ
ること、第２に各構成要素に必要なアドレスを求めるこ
とが負担可能の算術−輪埋濶能ユニットの経費で実施可
能であることを必決とする。

公知の技術的解決は多次元ラスタにおいてすべての多次
元直緋への平行アクセスを可能にする。その場合メモリ
要素の個数は素数であり二次元の場合５以上、三次元の
場合１１以上である。

これらの技術的＞１％決はＨ，Ｄ　５ｈａｐｉｒｏ″′
平行メモリ使用の理論的限界　ｐｈ　ｔｈｅｓｉｓ　１
９７５年１２月、イリノイ大学計算機科学部報告Ｕ　Ｉ
　ＵＣＤＳ　Ｒ〜７５−７７６、及び西独特許第２７１
８８４９号に記載しである。

平行にアクセスされる画像要素のグループがアクセスか
らアクセスへ相互接近して存在している画像処理におけ
る課題にとってはこの装置も欠点がある。その欠点は各
アクセスごとに窓の座標ｉ、ｊ、ｋが全く新たにアドレ
ス計算回路へ入力されねばならないととならびに大数の
従ってまた語幅（Ｗｏｒｔｂｒｅｉ　ｔｅｎ）の大きい
アドレス計算を実施せねばならないことにある。

それゆえ三次元ラスタの窓の位置の比較的小さい変化の
ためにはこの装置は高価で時間がかかりすぎる。

この装置の別の欠点はこの装置が原則として直線形の窓
への平行アクセスしかできないに拘わらず！Ａ像処理に
おいては面状の窓及び立体的な窓にも関心があることに
ある。

本発明の目的はブトレス計算を簡易化し、アドレス計算
回路において大幅に小さい語幅ですまぜ、また型温な直
線形アクセスのほかに面状−及び立体的窓でのアクセス
も可能にすることである。

本発明には等方性望ましくは線形のメモリ開成と矛盾し
ないすなわちアクセスフォーマットの走査点が相異なる
メモリ構成要素に記憶させであるすべての窓へ、とくに
多次元ラスタの直線形の窓すべてへも多次元平行アクセ
スのためのメモリであってアドレス計重回路へはラスク
内の窓の位置を記述する座標ではなくて予め示しである
窓に比べての座標変動を入力するものを示すという課題
が根拠となっている。この場合等方性メモリ関数とは、
二つの走査点が同じメモリ構成要素に従属させであると
きそれらに隣・；珠のものも同じメモリ＋７１成要素に
従属させて、！；）ることを意味する。直線とはここで
は多次元ラスタにおける８個の走肴点からなる中断され
た直・腺もすべて含むものと解する。ここに中断された
直線の前後に涜いている二つの走査点間の距離は一定で
、Ｎは素数である。

覗祭されている立体的１面状又は１σ懺形の窓の任意の
基準点を４の識６すしである点と名づける。

本発明によりとの課題は各アドレス計算回路の、最大Ｎ
個の走査点を備えたアクセスフォーマットの座標変動を
導く入力端はシフト時点後の等方性、望ましくは線形の
メモリ機能のための識別しである走査点のメモリ構成要
素の回帰的計算のための装置の入−力端にまた等方性ア
ドレス開直のための識別しである走査点の回帰的アドレ
ス計算のための装置の入力端に連結しであることによっ
て解決される。識別しである走査点のメモリ構成要素の
回帰的計算のための装置の出カシＩＭは、そのためにア
ドレス計算が実施されそれぞれのアドレス計算回路に所
属のメモリ構成要素に記憶させである走査点の一１識別
しである走査点からの、識別しである走査点に従属させ
であるメモリ構成要素にのみ左右される距離ベクトル（
Ｘｌ・・・・・・・・Ｘｎ）　　を求めるための９方性
、望ましくは線形のメモリ機能のためのトランスレータ
の入力端に運、１告しである。トランスレータの第２の
入力端には、そのためにアドレス計算が実施されるメモ
リ構成要素の番号がかかつており、第３の多チヤネル入
力端には窓のコード化した記号がかかつている。トラン
スレータの出力端ならびに識別しである走査点の回帰的
アドレス計算のための装置の出力端は対応のメモリ構成
要素のアドレスを求めるための装置に：Ｊ妾１、況して
あり後者の出力端はｌう１望のアドレスを導く。

等力任、呈ましくは、−形のメモリ関数のためのシフト
時点後の識別しである走査点のメモリ財成資素り回帰的
計算のだめの装置の望ましい実現のためには、この装置
の入力端が加算器の入力輪に連結してあり後者の出力端
は法Ｎ−形成器を斤してレジスタにまたこの装置の出力
端に扱き・元しＣある。レジスタの出力端（ニガ０昇器
の別の入カシ１ｆｄと連結しである。退ばれたメモリ哉
能に応じて加算器の入力端は足数乗算婚に前置しである
。

等男性アドレス＊　ｒ４ｔのための識別し゛（ある走査
点の回帰的アドレス計算のための装置ｄの冒よしい実現
のためには、ラスタの選ばれた次元数（〉２）に応じて
少なくとも１個の加ｉｔ器が存在しておりこれにこの装
置の入力端のうち二つが接続しである。次元数ｎン２の
場合さらＫ　ｎ　−２個の加算器が存在しこれらにこの
装置の別の入力端がそれぞれ一つ接続しである。

加算器の入力端に定数乗算器が前置しである。

各加算器の出力端はレジスタの入力端にまたこの装置の
出力端に接続してあり、各レジスタの出力端はそれぞれ
前置しである加算器の別の入力端に連結してあり、この
装置の入力端二つが接続しである加算器の出力端には法
形成器が後置しである。

トランスレータの望ましい実現のためにはトランスレー
タの第１及び第２の入力端が減算器の入力端（複数）に
接続してあり、後者の出力端は法Ｎ−形成器な介してＲ
ＯＭメモリのアドレス入力端に連結しである。個々のメ
モリ細胞内には全体メモリ機能と可能な窓すべてについ
ての窓のコード化記号とに応じて個々のメモリ構成９素
に記憶させであるそれぞれの窓の走査点から識別しであ
る走査点までの座標距離が存在している。各座標につい
て座標距離を導く出力４線がある。

対応のメモ’）’（：４成安素のアドレスを求めるため
の装置の望ましい大男のためには識別しである走査点の
回’ｈｄ的アドレス計算のための装置の各出力端が一つ
の加Ｊ４．器に接続してあり、後者の別の人力９１Ｍに
はトランスレータの出力端（単数又は区数）であって識
別しである走査点の回帰的アドレス計算のための装置の
関連の出力端のアドレス部分を決定する座標に従属させ
であるものが接続してあり、厳密に一つの加算器にトラ
ンスレータの出力端二つが接・１児しである。

このＬ／ｉ　１ｆｆｆのυｔ４″ＪＴ、器の、トランス
レータに接続しである入力端には、識別しである走査点
の回ノ１１ＦＢアドレス計’＜ｇ、のための装置の同じ
座標の入力９Ｎ６に接続しである同じ重数乗算器が前置
しである。この装置値の、トランスレータの出力端二つ
が凄続しである加算器には識別しである走査点のための
アドレス計重回路の加算器におけると同、味の法作成器
が二つの出力端に接続しである。

これらの法作成器の乃至加算器の出力端は別の７ＪＯＸ
器に接続してあり後者の出力端は所属のアドレスを導く
。

座標ｉ　、　ｊ　、　ｋの三次元メモリの望ましい実施
のためには座標変動Δｉのための入力端と識別しである
走食点百のメモリ構成要素百　〇回帰的計算のための装
置の加算器の入力端との間に定数ａの乗算器が、また座
標変動Δにのための入力端と加算器の入力端との間に定
数すの乗算器が結線しである。

Δｉ−入力端と△ｉ−入力端とはｊ一方向の画像性の走
査点の個数に等しい又はそれより大きい定数りの乗算器
を介して、識別しである走査点の回帰的アドレス計算の
ための装置の第１の、法ＬＬ形成器と連結しである加ｎ
器に接続してあり、ｔはｔとＮ８との最小公倍数が１一
方向の画像列の走査点の個数と等しい又はそれより大き
いように選ばれる。その際Ｎ１はＮ１・ａ　＝Ｏｍｏ　
ｄ　Ｎであるような最小の正数である。

Δに入力端はｌとＬとの積と等しい又はそれより大きい
定数Ｍの乗算器を介して第２の加算器に接続してあり後
者の出力端は直接にレジスタに結額しである。

識別しである走査点の回帰的アドレスｉ−ｉ　ｎのため
の製電１の、Δｋｎ＞１ｍと連給しである加、ｎ器の出
力端はそれぞれのメモリｒｈ成喪ＸＳ！のアドレスを求
めるための装置の泥ｌの加一体器に接続してあり、この
加ｊＡｌ、器の第２の入力端にはに−ｒＪｌ（Ｘｓ）の
ためのトランスレータ（７）出方１ｍＫ接続しである定
数Ｍの乗算器が連結しである。

識別しである走査点の回帰的アドレス計算のための装置
の、△ｉ−Δｊ−導線と連結しである出力端は法Ａ、Ｌ
形成器を介してそれぞれのメモリ構成猷素Ｓのアドレス
を求めるための装置ｄの第２の加ｊＩ器に接続してあり
、この加算器の第２の入力端には屋敷りの乗算器を介し
てト座標（ＸＩ）のためのトランスレータの出入端カ、
マた第３の入力端にはｊ−座標（Ｘ、　）のためのトラ
ンスレータの出力端が連結してる。それぞれのメモリ構
成要素ｓｌのアドレスを求めるための装置の第２の加算
器の出力端は法ｔ−Ｌ形成器に接続してあり後者の出力
端はこの装置の第１の加算器の出力端と同様に第３の加
算器に連結しである。

三次元ラスタの直線形の窓のためのトランスレータの実
現のためにはトランスレータの第１入力端及び第２入力
端が減算器の入力端（複数）に接続してあり、後者の出
力端は乗算器に連結しである。第２の乗算因数のための
入力端（複数）は逆数値形成のための除算器の出力端に
接続してあり、後者はその入力端で加算器の出力に結線
しである。この加算器の８１の入力端は定数ａの乗算器
を介して１−座標の方向における忠烈の距離ｅ１を導（
入力導線に、第２の入力端はｊ−座標の方向における忠
烈の距離ｅ、を導く入力導〃に、また第３の入力端は定
数すの乗算器を介してに一座標の方向における忠烈の距
離ｅｌを尋く入力導線に接続し、である。窓のコード化
記号Ｆのための忠烈距離を導く入力導線の各々は乗算器
を介して対応、の座標にＰｆｒ属するトランスレータ出
カン１１■に連結しである。これらの乗ｊ１ばの第２の
入力端は減算器に接続しである乗算器の出力端に入力端
が連結しである法Ｎ−形成器の出力端と併せ結線しであ
る。

窓座標の変更は原則として何らｊｉ；ＩＪ限を受けない
が望五しくは頭かな変更又は若干の６殊の変更を実現す
る。実、庖にば１Δｉｆ＜Ｎ、ｌΔｊｌ＜Ｎ、ＩΔｋＫ
Ｎのいう仮定が根拠と１よっている。大きなＮの変更に
ついてはアドレスｉｌ′算回路が１「４業ずみの設計者
によりＬｌｈ・並なしに、ん、Ｘ、、、Ｘ、ＫＮの階数
である適宜な定数を加えるように、改ｔｉ］することが
できる。そのほかはこの場合についてもアドレス計算、
４：！ｌ路は変更７Ｌシのままである。

Ｎはメモ’）　４・ｊ・ｊ成ｄ素の個数である。

定数ａ、ｂについてＯくａ、ｂ（Ｎがあてはまる。

ついて表の形に確定される。

関数ｔ：　、　ｒ：、ｔＹの表は下記のようにして２個
の走査点から（Ｚ≦Ｎ）すべての可能な窓にっいて求め
ることができる。それらの走査点ではアクセスフォーマ
ットの走査点が相異なるメモリ構成要素に記憶させてあ
り、メモリ関数は線形関数からパラメータａ及びｂによ
って定められている。線形メモリ関数Ｓ　（ｉ、　ｊ、
　ｋ）＝（ａ、ｉ十ｊ＋ｂ　、　ｋ　）　ｍｏｄ　Ｎに
よって、三次元ラスタの走査点（ｔ、　ｊ、　ｋ）をメ
モリ構成要ＸＳ　（ｉ、　Ｊ、　ｋ）Ｋ記１点させるこ
とが確定している。観際されている窓Ｆを今うツクにお
いて、窓の識別しである点が５（１１、ｊｌ、ｋｌ−）
＝ｏノ走査点’＋、Ｌ、ｋｚｆｃあるように、位置させ
る。ｔＷ　（０）　＝　ｒ￥　（０）　＝　ｔ’：　（
０）＝０とおく。

さてこのように位置ぎめした窓内において、＋Ｊ　（’
２　、Ｊ！　、ｋｌ　）”’があてはまる走ゴよ点（１
２、ｊｔ、に＊）を探す。そのような点があればｒ’ｒ
ｗ＝ｈ　−”ｓ　、ｆ？’　（１）”’Ｊｔ−ｊｌ、ｆ
Ｙ　（１）＝ｋｔ　−ｋｓ　トオ＜　、ソのような点が
ないならばｆＹ（１）、　１丁（１）、ｆＹ（１）は定
まらない。位置ぎめされた窓内において今度はＳ（ｉ、
、ｊ５、ｋ、　）＝２があてはまる点（”ｓ　ｓ　Ｊａ
、ｋ、　）を探す。そのような点があればｆＦ’　（２
）＝ｉ、　−ｉ、、ｆτ（２）　”　ｊ　ｓ−ハ、１丁
（２戸に３−に、とおく。そのよのような点がないなら
ｆｉ（２χ　ｆＹ　（２）　、ｆ：　（２）　ハ定まら
ない。次に位置しである窓内において、Ｓ　（１４、ｊ
４　、ｋ４　）”３があてはまる点（１＋、ｊ４、ｋ４
）を探す。そのような点があればｔ”：　（３）　＝　
ｊｔ　−ｉｔ、ｆ、（３戸Ｊ４−ｊｌ　ｓ　’譬（３戸
に、−に、とお（、そのようす点カｔｘイｌｚ　ラｆ７
（３）、ｆｉ（ａ）　、　ｆｉ　（ａ）　ハ定’ｔ　ラ
１４−．い。全く同様に作業を続けてＳ　（ｉＮ、　Ｊ
Ｎ、ｋＮ）＝Ｎ−１があてはまる点ｉＮ、　　ｊＮ、　
　ｋＮを探す。七ノヨｊ　ｔｒ　点カアルｌｘ　ラｆ’
！　　（Ｎ−１）−＋　Ｎ　ｔｔ　、ｆ￥’（Ｎ−１）
＝　ｊＮ−」３、ら　（Ｎ−１）＝ｋＮ−に□とおく。

そのｊ：　５　す点カナイナラｆＦ’　（Ｎ−１）、ｆ
”　（Ｎ−１）。

ｆｉ　　（Ｎ−ｔ）は定まらない。そのような点があっ
たならそこでｆＦ’　、”：　、’Ｙ　　の決定はたミ
る。

ｊｄ　ＦがＭ個の走査点からなる（ＭくＮ）とき゛は、
間紙ｆ？　、　　ｆＦ’　、ｆＹは部分的に規定される
。

しかし対応の回路の運転の場合も規定された値のみしか
必要とされない。

１）ｉｉ明にするため（ａｉ十ｊ　＋　ｂ、ｋ）ｍｏｄ
　）ｆの杉の線形メモリ関数ｓ（ｉ、Ｌｋ）を選んだ。

さしあたり一般的なメモリ関数Ｓ　（ｔ、　ｊ、　ｋ）
＝（咎、□虜、ｊ＋ｉ、ｋ）。。、旧よ、関数首、おい
て三つの定数讐、首、誉すべてがＮの零因子であｍｏｄ
　Ｎで除算して観際されている形にもたらすことができ
る。観際を３を超える次元に一般化することは習熟して
いる設計者には何ら困難は生じない。ここで三次元の場
合を観察するのは概観ｅ′シかつ明白な表示の理由から
である。

定数ａ及びｂがある緋形アドレス−及びメモリ関数を備
えた三次元ラスタにおける任意の直線形の窓のための特
殊な回路については下記の条件を維持すべきである： Ｎは１１以上の素数である。よってＮ、　＝Ｎがなりた
つ。定数ａ及びｂは （ａ　＋　ｂ　）　　ｍｏｄ　Ｎへ０ （ａ　−ｂ　）　ｔｎｏｄ　ＮｑＯ （ａ＋ｂ±１　）　ｍｏｄＮＮｏ （ａ−ｂ±１　）　ｍｏｄＮＮｏ ２　＜ａ　、　ｂ　＜Ｎ　−２ がなりたつように選ぶべきである。Ｎ＞１１については
たとえばａ＝２、ｂ＝４が全争件を満たす。

さらにＳ、＝　（ａ、ｅ、　＋ｂ　、ｅ３　＋ｅ、　）
ｍｏｄ　ＮＱＯがなりたつべきである。

以下ｏ＜ｌｅ、ｌ、Ｉｅ、！、ｌ　ｅｓ　ｌ　＜Ｎ　ｔ
　１ｒＩＪ提とする。

この最後の条件は強制的ではない。これらの値−のうち
何れかが１ｅｉｌ〉Ｎであると、示された回路はう６業
ずみの設計者により適宜な、Ｎの倍数である定数の加昇
によりＸｉへ改変させることができる。

特殊の窓については条件ｈ’＜Ｏは適切な定数ａ及びｂ
の選択によりつねに維持できる。

以下本発明？実施列について説明する。

第１図は各々のアドレス計算回路２に値Δｉ。

Δｊ、Δｋ及び観察されている窓を記述する値Ｆのみを
送りこまねばならないメモリの全体配置を示す。各メモ
リ構成要素ｌに一つのアドレス計算回路２が従属させで
ある。

三次元メモリのメモリ構成要素についてのアドレス計算
回路は第２図に表わしである。

ａ）シフト時点後の臓形メモリ関数のための識別しであ
る走査点のメモリ構成要素の回帰的計算のための装置Ａ
： 乗算器３と乗算器４とが座標変動Δｋ及びΔｉに定数す
乃至ａを乗する。これら乗算器の出力ならびにΔｊ用の
導線及びＳのためのレジスタ７の出力１．ま加算器５に
おいて加算され引続いて、１／Ｎがかかつている乗算器
６によりＮで除される。この除算法Ｎ−形成一のあまり
の導線はレジスタに値Ｓを給するためにレジスタ７の入
力端にまた装置への出力端に接続しである。

ｂ）等方性アドレス関数のための識別しである走査点の
回帰的アドレス計算のための装置Ｂ：乗算器１８は座標
変動Δ１と定数りとの乗算を行なう。乗算器１８の出力
端ならびにΔｊのための導線は加算器１９へ導かれる。

加算器１９の第３の入力導線はレジスタ印の出力と連結
してある。加算器１９の出力端は乗算器２１の一方の入
力端に連結してあり後者の第２の入力端には値１／２Ｌ
がかかつている。乗算器２１の、ＬＬでの除算のあまり
を運んでいる。、（法＋Ｌ−ＬＬ器）出力導顧（１゛反
数）はレジスタ加の入力端及び装置Ｂのａｌの出力ｉ　
Ｋ　４１　続しである。Δにのための導線は乗算器５０
入力端に連結してあり後者の第２の入力端には値Ｍがか
かつている。

乗算器５の出力端は加算器ｎの入力端に連結しである。

後者の第２の入力端はレジスタ２６の出力端ｆ連結しで
ある。加算器２７の出力端はレジスタ２６の入力端及び
このＧＩｆ　Ｈの第２の出力端に接わ“Ｃしである。

Ｃ）距ｔａヘクトルＸ、　、　Ｘ、　、　Ｘ、　ｉ求め
るためのトランスレータＣ： 装置ｔ　Ａ　ノ出力端は減算器８に接伏し７てあり後者
の別の入力端にはそのためにアドレス計算が行なわれる
メモリ構成要素の番号Ｓ１がかかっている。差８１〜Ｓ
は法形成器３４としてのその第２の入力端にｌ／Ｎがか
かっている乗算器の一方の入力端へ導かれ、ｓ’−ｓが
Ｎで除される。この−法Ｎ−形成器−除算のあまりの導
線は三つの部分３１．３２．３３からなるＲＯＭメモリ
へ尋かれ、後者の第２の入力はつねに、覗祭されている
窓を記述している値Ｆである。部分３１．３２及び３３
からなるＲＯＭメモリは上記のとおり定められている関
数ｔ”：、ｒ：及びｔＸを実現する。

トランスレータの出力はＸ、　、ｘｔ　、　Ｘａである
。

ｄ）対応のメモリ構成要素のアドレスを求めるための装
置り二′ トランスレータの出力端Ｘ１は乗真器囚の一方の入力端
に連結してあり後者の第２の入力端には定数りがかかつ
ている。トランスレータの出力端為は乗算器部の入力端
と連結してあり後者の第２の入力端には定数Ｍがかかつ
ている。

識別しである走査点の回帰的アドレス計算のための装置
Ｂの第１の出力端は加算器２２０入力端に接続しである
。加算器２２の別の二つの入力端は乗算器るの出力端及
びトランスレータ３２の出力端Ｘ、に連結しである。加
算器四の出力端は乗算器３０の入力端に連結してあり後
者の第２の入力端には１／ｌＬがかかっている。加算器
部の入力端は装置Ｂの第３の出力端及び乗算器２９の出
力端に連結しである。

第２の加算器部の出方端及び之りでの除算モジコロｔＬ
形成器−のあまりを運んでいる乗算器刃の導−は第３の
加算器冴の人力端に接続しである。この加算器冴の出方
端は対応のメモリ構成要素１のアドレスとしてそのアド
レス入力端に接続される２＃：諌に接続しである。

各メモリ構成ツ素は下記の関係を実現する回帰的アドレ
ス計算のための回路で補完される： Ａ）先行のアクセスにおいて窓の識別しである点であっ
た画像渋木が位置させであるメモリ構成要素Ｓの番号Ｓ
にｊ一方向の座標変動、ｉ一方向の座標変動と定数ＣＬ
との積ならびにに一方向の座標′Ｒ動と定数すとの積の
合計を加えｍｏｄＮとして値Ｓとする。

１）相対的差値ｄは差＋ｎｏｄ　Ｎとして、所属のメモ
リ構成要ｆ　３１の番号とＡ）に従って定められた値宮
とから形成される。

Ｃ）三つの関数ｔ；、ｔｆ、ｔｆの実現のためのトラン
スレータによって、Ｂ）＆Ｃ従って算出された差（Ｓ’
−８）　ｍｏｄ　Ｎに、相異なる値（Ｓ’　−Ｓ）ｍｏ
ｄＮに相異なる三因子（Ｘｓ　、　Ｘｔ、Ｘｓ）が従属
させであること、　１組の三因子の成分Ｘ、、）Ｑ、為
すべてが同時にはｎ−Ｈに等しくならない（ｎ＞１）こ
と及びｆで（０）＝　ｆｒ（０）＝　ｆｒ（ｏ）　＝Ｑ
がなりたつことを条件として、三つの値（ＸＩ、Ｘｚ、
Ｘｓ）を従属させる。

Ｄ）４別しである走査点におけるメモリ構成要素につい
て、時点ｔ＋Δｔにおいて、量及びｊによって定められ
るアドレス部分ａ１は先行のアクセスについて時点ｔに
おいて求められたアドレス部分ａｉ、ｌ一方向の座標変
動と定数りとの積ならびにｊ一方向の座標変動の合計量
ａｄ　Ｌ、Ｌとして形成される。

Ｅ）識別しである走査点におけるメモリ構成要素につい
て、時点を十△ｔにおいて、　ｋＫよって定められるア
ドレス部分ａ、は先行のアクセスについて時点において
求められたアドレス部分ａ４及びに一方向の座標変動と
定数Ｍとの積の合計として形成される。

Ｆ）所属のメモリ構成訣素Ｐについてのアドレス部分ａ
、（ｐ）は（Ｄ）に従っての）アドレス部分ａｌ　、Ｘ
Ｉと定数りとの積ならびに値Ｘ。

の合計量Ｏｄ　ｔ、Ｌとして形成される。

Ｇ）所属のメモリ構成要素Ｐについてのアドレス部分ａ
、（ｐ）は（Ｅ）に従っての）アドレス部分ａ２及びＸ
、と値Ｍ゛との積の合計として形成される。

Ｈ）所属のメモリＰのアドレスＡｐ）はａ、（ｐ）とａ
、（ｐ）との＠計として形成される。

上記（／Ｊ　７ドレスｉｔ真回路の関数グループについ
てはそれで下記の解析関降式が生じる： Ａ）　茗＝（Ｓ＋ａ　、Δｔ＋Δｊ　＋ｔ　、Δｋ）ｍ
ｏｄＮＤ）　　ａｌ　＝（ａ：＋Ｌ、△ｉ＋△ｊ　　）
　ｍｏｄ　　Ｌ、ＬＥ）　ａｔ　＝　（ａ２　十Ｍ　、
　Δｋ　）Ｆ）　　ａ（ｐ）＝（ａｌ　＋Ｌ　、　ＸＩ
　十Ｘ２　　）　ｍｏｄ　Ｚ、ＬＧ）　　ａψ）＝　（
ａｌ　十Ｍ　、　Ｘｓ　）Ｈ）泗＝　ａ（ｐ）＋φ） 本発明による回路作動のためにはパラメータを下記のよ
うにし選ぶべきである： Ｌは一つの画像性（ｊ一方向）の走査点の個数以上に選
ぶべきである。

２ば２とＮ１との最小公倍数か一つの画像列（ｉ一方向
）の走査点の個数以上であるように選ぶべきである。そ
の場合Ｎｌ＆訳１　、　ａ＝Ｏｍｏ　ｄＮであるための
最小の数である。

Ｍは上とＬとの種以上に選ぶべきである。

第２図のアドレス計算回路からは特殊なトランスレータ
により前記関係式に基づいて直線形の窓すべてのための
アドレス計算回路が得られる（第３図参照） Ｆの代りにｅｌ、ｅ２、ｅ、が与えられる。

乗夕ｆ器ｉ（Ｉは値ｅ１とａとを乗じ、第２の乗算器１
１が値ｅ３とｂとを呆じる。側梁算器１Ｏ１１１出力端
とｅ２を運んでい）・導線とは加算器１２の入力端（複
数）に連結しである。後者の出力端は逆数値を形成する
除算器１３０入力端と連結しである。この逆数値形成器
１３の出力端は別の乗算器９０入力端に連結してあり、
陵者の別の入力端は減算器８の出力痛に連結しである。

９の出力端は乗算器１４と連結してあり後者の第２の入
力端にはｌハがかかつている。１４の出力端の導線はＮ
で除算したあまりをのせており乗算器１５、ｊ　　　　
　　１６．１７の一方の入力端と連結しである。

１５の第２の入力端はｅ、を運んでいる導線と、１６の
第２の入力端はｅ２を運んでいる導庫と、１７の第２の
入力端はｅ、を運んでいる導線と連結しである。１５の
出力端は乗算器るの入力端と連結してあり後者の別の入
力端にはＬがかかつている。乗算器１６の出力端は加算
器２２の一方の入力端と連結してあり後者の他の二つの
入力端は装置ｔｌ　Ｄの定数乗ＪＴ器器と法１．Ｌ形成
器２１との出力端と連結しである。１７の出力端は乗算
器部の一方の入力端に連結してあり後者の第２の入力端
にはＭがかかつている。アドレス計算回路の残部はすで
に記述した第２図に示しである結疎図と一致する。

一直力録上で前−後に並んでいる二つの走査点間の距離
はｉ一方向においてｅｌ、ｊ一方向においてｅ２．に一
方向においてｅ、である。

各メモリ構成要素は一般の１．φ合について記述したと
おりの関係弐復、Ｄ）、ＥＩ　Ｆ）、　Ｇ）、Ｈ）を実
現する回帰的アドレス計算回路で補完される。Ｂ）及び
Ｃ）の代りに下記の関係式％式％ Ｉ）直顧形の窓の特徴を示す定数５Ｆ　は窓の内で前後
に並んでいる二つの走査点のｊ一方向の距離ｅ、と、窓
島内で前後に並んでいる二つの走査点のｉ一方向の距離
ｅ１と定数ａとの積と、窓の内で前後に並んでいる二つ
の走査点のに一方向の距離ｅ、と定数すとの積との合計
ｒｒｌｏｄＮとして形成される。

Ｊ）相対差値ｍは番号Ｓ１　とＡ）に従って定められた
値Ｓとの差を５Ｆで除した商ｍｏｄＮとして形成される
。

Ｋ）三ツノ距１’Ｊ　ｅＩ　、ｅ２、ｅｓ　と相対Ｍ　
ｉｉｉ　ｍとを乗じて値Ｘ＋　−Ｘ２　、　Ｘｓ　が生
じる。

上記の関数グループについて下記の解析的１３“ｌ糸式
が生じる： Ｉ）　　Ｊｙ＝（ａ、ｅ　１　＋ｂ、ｅ３　　＋ｅ２　
　）　　ｍｏｄＮＪ）ｍ＝（ジーＦＪ　）／ｊＦ−ｍｏ
ｄ　ＮＫ）　Ｘ、　＝ｍ、　ｅ、、Ｘ２　＝ｍ　、　ｅ
ｌｌ、ｘ３＝　ｍ、　ｅａ４’Ｊ　ｚ”、−な前提条件
の下においては熟練した設計者にはアドレス計算回路を
改変することは自明である。たとえば１菫かに異なるア
：　　　クセスフオーマット及び僅かに異なるシフトが
必要であるときはｅＩ　ｓ　ｅ、、　、ｅＢ及びΔｊ、
△ｉ、Δにのための六方導線を適宜なコード化に・匠っ
てたとえばまとめることができる。

同様に他の改変も容易にＢＪ−北である。

この忍味に！づいてこの回路は熟練した設計者によって
、例れの特殊の設計の場合に・し行なわれるとおりに、
特林の要求に纜適に適合させられる基本的な回路と見な
すことができる。

三次元メモリ用アドレス計算回路の具体的実施を以下詳
細に説明する： 画像フォーマット：　２５６　Ｘ　２５６Ｘ３２／Ｎ：
１１／ａ：　　２／ｂ：　４／ｌ：３２／Ｌ：２５６／
Ｍ：２］、３／Δｉ　：Ｏｌｌ・・・Ｎ−１／Δｉ：ｏ
、ｔ・・・Ｎ−１／Δｋ　：　０．１・・・、Ｎ−１ まず二つの面状窓Ｆ８及びＦｔを観察する。

Ｆｌはｉ−一定の平面内の３×３正方形窓であり、Ｆｔ
はに＝一定の平面内の２×５矩形窓である。これら両方
の窓Ｆ１及びＦｔは第１表の枠をした域によって図示し
である。窓Ｆ１及びＦ２の識別しである走査点は走査点
（０、ｏ、　ｏ、）に置いである。

第１表 第１衣はメモリ関数Ｓ　（ｔ、　ｊ、　ｋ　）−（２ｉ
十ｊ　＋４　ｋ　）　ｍｏｄｌｌ及び本文に記述しであ
る窓’１　ｓ　’＊　（Ｆｌは実線、Ｆ２は破線を図示
している。） Ｑ　７　ｓ　９１００１２　ａ　４５ ６　７　８　９　１０　０　１　２　３　４　５　６　
７８　９　１００　１　２　３　４　５　６　７　８　
９　　ｋ：１１０　０　１　２　３　４　５　６　７　
８　９　１０　０１２３４５６７８９１００１２ １■ｌｏ　１２３４５６７　ｓ　９ １０　０　１　２　３　４　５　６　７　８　９　１０
　０１　２　３　４　５　６　７　８　９１００　１　
２　　ｋ＝２３　４　５　６　７　８　９　１０　０　
１　２　３　４５　６　７　８　９　１０　０　１　２
　３　４　５　６７　８　９　１０　０　１　２　３　
４　５　６　７　８トランスレータの三つの部分３１．
３２．３３を記ｍスルｅａ＆ｆＷ”、ｆ＊’、ｆｓ’及
ヒ”：”　ｓ’ｔ”、’ｓ”はすでに記述したとおり窓
Ｆ、及びＦ、から求められる。こうして求められた関数
は第２表に示しである。横線−は対応の関数値が規定さ
ｏｏｏｏｏｏ。

１０１００１０ ２０２０１００ ３−−−１１０− ４００１２００ ６０２１３００ ７−−−３１０ ９０１２４１０ １０　　０　　　２　　　２　　　−　　　−一このメ
モリにはアドレス計算回路１１個とそれぞれメモリ容量
２５６にビットのメモリ樋成安素１１個が必要であるこ
とは明かである。

実施されたアドレス計算回路を第４．５及び６図に示す
。そこで汀４器３５での桁正しい加４により定数乗算詣
３及び４が実現され合計器５の第１の中間合計が形成さ
れる。このもの及び加算器３６において形成された中間
合計が加算器３７で桁正しく加算される。生じた結果は
最大８の二進桁がある。法Ｎ形成器６はｊ−列解析（Ｋ
ｏｒｎｂｉｎａｔｏｒｉｋ）−ＲＯＭ　３８により実現
される。レジスタ４０，３９及び減真器４１は第２図の
レジスタ７及び減→ｌ　ｅｊ；　８の本発明により必要
な俊能を実現する。トランスレータＣ，３１−３４のそ
の他の構成部分の機能は順列解析器Ｉ２においてまとめ
である。読者はたとえばＲＯＭとしての構造で実現しで
ある。

第５図では、乗算器１８及び加算器１９に従って加算器
４３に：１Ｓいて△ｉと△ｊとが桁正しく加算され、法
り、Ｌ形成器とし又の乗算器２Ｊ及び加算器１９に対応
し曵加昇器４４においてａｌについてのレジスタ４５の
内容と加算される。Ｘｌと入とは加算器２２及び尾数乗
算器２３に対応して桁正しく加算器４６において加算さ
れる。残っている加算器２２によるｊ−ｒｕ　ＩＡ−及
び後続の乗ｎ器３０の法分割（ｍｏｄｕ　１ｏ−Ｔｅ　
ｉ　ｌｕｎｇ）は加算器４７が実現する。値りのために
、Δｉ、ＬとムｊとまたＸｌ、ＬとＸ、とは共通の二進
数値域（ｇｅｍｅｉｎｓａｍｅｎ　ｂｉｎＭｒｅｎ　Ｗ
ｅｒ−ｔｅｂｅｒｅｉｃｈ）がない。それゆえ加算器４
３及び４６は単に桁の正しい給線にすぎない。

第６図には残りのアドレス計算回路部分が示しである。

加算ｕ　４８は５．ｉ￥数乗算器２５及び加Ａ、器ｎの
機能乞実施し、レジスタ４９にはａ２の情報伝達二進桁
を記憶させる。最後に加算器あに対応して加算器ｂＯに
おいて値Ｘ、との加算が桁正しく行なわれる（Ｍとの乗
算）。第２図の加算器スはまた、Ｍの選択のためａ−と
ΔＰ）とに共通の二進数値域がないので、省略できる。

従ってａψ）はこのアドレス計算回路に従属させである
メモリ構成要素のアドレスの低値部分、ａ（ｉ））は同
じく高値Ｅｌｉ≦分−Ｃ，！、：Ｊ　２−８直、職形の
２．３の１４合にはＦの代りＩ／ＣｅＩ　、ｅ２、ｅｊ
を人力下Ｓことができる。

ここでは　ｅ、　＝ｏ、　ｉ又は２、ｅ、＝Ｑ、ｌ又は
２、ｅｓ＝　Ｑ、１又ｌ・ま２を選ぶ。

そうすると（１！！素９．１ｏ、１１．１２．１３．１
４．１５．１６．１７の関数を丙び、たとえばそれぞれ
６４×５ビツトの三つの部分からなる１１０Ｍ、４２と
しての千”とｙｉ告の）１１Ａ列、ｑイ・ｖ１斗にｊｔ
ｉい′Ｃまとめることができる。

第４図にはｅＩ、ｅ２、ｅ、のための導繰また同時にＦ
のためのものもＲＯＭ　４２の入力端トして示しである
。

修業すみの設計者にとってはｉｇｌ　％％されている回
路を、例えの具体的な回路設計においても通常であると
おり、場合に応じて容易に改変することは自明である。

それでたとえば法形成器３４を小さい値ＮについてＲＯ
Ｍ−メモリ３１．３２．３３によりυＦせて実現するこ
と又は個々のメモリ構成安素についてのアドレス計算の
一部たとえばＪｙをもとめるの※を中央で実施すること
ができよう。

【図面の簡単な説明】

第１図は本発明によるメモリの全体配置のブロック結線
図 第２図は三次元メモリのメモリ構成要素のためのアドレ
ス計算回路のブロック結線図第３図は三次元ラスタにお
ける直線形の窓の値ｘｔ　、　ｘ’ａ　、Ｘｓを備えた
距離ベクトルをもとめるための巌彫メモリ関数のための
トランスレータのブロック結線図 第４図は第２図の具体的構造のだめの距離ベクトルｘ１
．　Ｘ、　、Ｘ、を求めるだめのすべての構成部分のブ
ロック結線図 第５図は第２図の具体的構造のためのそれぞれの回路に
所属のメモリ構成要素のｉ−及びｊ　　　゛−一座標つ
いてのアドレスａ１（ｐ）をもとめるための別の構成部
分のブロック結線図 第６図は第２図の具体的構造のためのそれぞれの回路に
所属のメモリ構成要素のに一座標についてのアドレスを
求めるための別の構成部−分のブロック結線図を示す。 Ａ・　シフト時点後の等方性、望ましくは線形メモリ関
数のための識別しである走査点のメモ・す溝成要索の回
帰的計算の装置。 Ｂ・　等方性アドレス関数のための識別しである走査点
の回ツ帝的アドレス計算の装置。 Ｃ・　そのためにアドレス計算が行なわれ、その都度の
アドレス計算回路に所属のメモリ構成要素に記憶させで
ある走査点の、範別しである走査点からの、窓の位置に
無関係の距離ベクトルを求めるための等方性、望ましく
は森形メモリ関数のためのトランスレータ。 Ｄ・　その都度のアドレス計算回路に所属メモリ構成要
素のアドレスを求める装置。 １・・・メモリ構成要素 ２・・・アドレス計算回路 ３．４．１０．１１．１８．５、お、四　・・・　定数
乗算器５．１２．１９．２２．　ｎ、２＆　３５．３６
．３７．４７．４＆　５Ｑ、　４３．４６−・・桁正し
い結線として実現された加算器 ９．１５．１６．１７・・・乗算器 ７、加、あ、３９．４０．４５．４９　・・・　レジス
タ８．４１・・・減算器 １３・・・除算器 ３８．４２・・・順−序解析器（ＲＯＭ）６．１４．２
１．３０．３４・・・法形成器ｉ、　Ｌ　ｋ　・・・三
次元ラスタの座標（整数）△１１△ｊ１△ｋ・・・１Ｓ
Ｊｓ　ｋの変動Ｎ　・・・　メモリ構成製菓の個数 Ｓ　・・・　窓の識別しである点が時点ｔにおいて位置
しているメモリ構成要素の番 号。 茗　・・・　窓の１；部側しである点が時点【十Δｔに
おいてラスタ内の窓のΔｔ、ｊｓ　ｋだけシフト後に位
置しているメモリ構成 要素の番号。 Ｓｌ、Ｐ・・・アドレス計算が行ブよりれる任意のメモ
リ構成要素の番号。 ｆＩＦ′、’ｒｓ　　ｆ？　、＊ｖｖｃツイテトランｘ
ｖ−ｐｔ）作動のしかたを記述する関数。 Ｘｌ、入、Ｘ３　　・・・Ｓに対するｓ′の相対位置を
示すベクトルの座標。 ａ、ｌ　　・・・　時点ｔにおける識別しである走査点
のメモリ（イ成閥累について１、ｊによって定められた
アドレス部分。 ａ；　　・・・　同じくｋにより定められたアドレス部
分。 ａ！　・・・　へ１と同じで時点ｔ＋Δｔにおけるもの
。 Ｂ、　　−−−ａ：と同じで時点を十Δｔにおけるもの
Ｏｉ’＝　ｄＰ）　＋　：ｊｌ）・・・上記のアドレス
ａ、　ｂ、　　ｌ、ＬＳＭ　　・・・　選択可能のバシ
メータＦ　　°　　窓のコード化記号 ｅｌ、ｅ２、ｅ３−）’の’１　妹ケースとしてのＬｌ
；”ｌ　７ｒ尿形窓のｉ、　Ｊ、　ｋ一方向の怒点の距
離 Ｚ　１．、　一つの窓の走食点のｌＩＩ！１１数　Ｚ４
Ｎ′　０　・・・　メモリの次元数 −４〒 手続補正書（ｆｌ、ｆ７５つ 昭和５９年　１）１７７日 士、に４作庁長官若杉和和犬 １、”１（件の表示 昭和お年　特願第　１９９８９２　　号パ４″＃　＜７
）　ａ　Ｗｓ　　　　　　　　　　　　　　　。 多次元平行メそり ３、ト由＋Ｅ−をすると　　　　　　　　　　　　　　
　　　　　　　　　３′１ビ′１との関係　特許出願人 住所　　ドイツ民主共和国　１１９９ベルリン　ルドヴ
アーシャクセ−５ 名称　アカデミ−デア　ヴイッセンシャフテン　デア手
続補正書 ｕｐ和５１１ｔ　２　／’］　、７日 持許庁長官　着膨　和犬　殿 、事件の表示 昭和郭年　特願第　１９９８９２　　号、発明の名称 多次元平行メモリ 、補正をする者 事件との関係　特許出願人 住所　　ドイツ民主共和国　１１９９ベルリン　ルドグ
ア〜シャウセ−５ 名称　アカデミ−デア　ヴイッセンシャフテン　デアデ
エデエエル

Claims (1)

1. 【特許請求の範囲】 Ｉ　Ｎ個のメモリ栴成映素を備えており各メモリ４イ成
   匁累には１個のアドレス計ｊｉ、回路が従属させである
   多次元平行メモリにおい”〔、各アドレス計Ａ：回路の
   最大Ｎ個の走査点を備えたアクセス、フォーマットの座
   標変動を尋（入力端は（５）シフト時点後の等方性、望
   ましくは線形のメモリ関数のための識別しである走査点
   のメモリ構成要素（Ｓ）の回帰的計算のための装置の入
   力端と、また鈴）等方性アドレス開式のための識別しで
   ある走査点の回帰回アドレス針葬のための装置の入力端
   とに連結しであること、識別し又ある走査点のメモリ構
   成要素（Ｓ）の回帰的計算のための挟置■の出力端は、
   そのためにアドレス６十−保を実施するまたその４１）
   度のアドレスｇｔＪＩ↓回路に新稿のメモリ４イ成蚊素
   （Ｓつに記憶させである走査点の、メモリ構成要素（Ｓ
   ）に記憶させである識別しである走査点からの、識別し
   である走査点に従属のメモリ構成要素によってのみ左右
   される距離ベクトル（Ｘ＋・・・Ｘｎ）−（ｎは次元数
   ）−を求めるための等方性、望ましくは線形のメモリ関
   数の為のトランスレータ（Ｃ）の入力端と連結してあり
   、トランスレータの第２の入力端にはアドレス計算がそ
   のために行なわれているメモリ構成要素の番号（Ｓ’）
   がかかつており、又第３の多チヤネル入力端には窓のコ
   ード化記号（ト）がかかつていること及び トランスレータ（Ｑの入力端及び識別しである走査点の
   回帰的アドレス計−臥の為のｉ＝　１．ｌ１ａ３）の出
   力端はその都度のアドレス計算回路に所属のメモリ構成
   要素（Ｓｌ）のアドレスを求める為の装置−に接続して
   あり、後者の出力端はアドレスへ導くものであると−と
   を特徴とするメモリ。 ２　等方性、望ましくは線形のメモリ関数のためシフト
   時点後の識別しである走査点のメモリ堺成費素の回帰的
   計算の為の装置（４）の実現のため９表百囚の入力端は
   加算機（５）の入力端と連結しｔあり、加尊敬の出力端
   は法Ｎ−形成器（６）な介し℃レジスタ（７）に牙たこ
   の装置（５）の出力端に接続してあり、レジスタ（７）
   の出力端は加算器（５）の別の入力端に連結してあり、
   選ばれたメモリ関数に応じて加Ｂ、器（５）の入力端に
   定数乗−Ｎ器Ｏ４か前直しであることを特徴とする脣ｉ
   Ｆ拍求の範囲第１狽記・、ｌ（の多次元原性メモリ１ ３、ｚン方１土アドレス関戟のため、１或）川しである
   足ｆＣ点の回り＋＋）　ｌ」Ｊアドレス計−畔のための
   装置（Ｂ＞の実現のため、選はれた次元ｎに心じ（（ｎ
   ２２）その装置の入力端二つが加算器（１９）に接続し
   て多、す、ｎ）２についてはその都度その装置の別の入
   力端がｎ−２個の別の加、！Ｖ器（２７）のうちの一つ
   の入力端に接電し℃あり、加算器（１９，２７）の入力
   端には定数乗昇器（１８，２５）が前しｔして々）るこ
   と 各加！１６　（１９，２７）の出力端はレジスタ　・（
   ２０，２６）の入力端及び装置　（Ｂ）の一方の出力端
   に接続してあり、各レジスタ（２０，２６）の出力端は
   それぞれに前１直しである加算器（１９，２７）の別の
   入力に連結してあり、入間の入力端二つが接続しである
   加ｔ＊　ｍ　（Ｊ９）の出力端には法形成器（２１）が
   後置しであることを特徴とする特許請求の範囲第１項記
   載の多次元平行メモリ。 ４　トランスレータ（Ｃ）の実現のためにトランスレー
   タ（Ｑあ第１及び第２の入力端は減算器（８）の入力端
   に愛読してあり減算器の出力Ｊａは法Ｎ−形成器（：３
   ４）を介してＲＯＭ−メモリ（３１，，３２，３３）の
   アドレス入力端に連結してあり、個々のメモリ細胞内に
   は全体メモリ＋Ｒｉｆｆとすべての＠躾されている窓に
   ついての窓のコード化とに応じて、個々のメモリ構成要
   素に記憶させであるそれぞれの窓の走査点から識別しで
   ある走査点までの座標距離が存在しており、各々の相異
   なるメモリアドレスには相異なる距離座標が従属させて
   あり、各々の座標にとつては）坐＄ｉ１′１１同１Ｆを
   心く出力４縁がイ１仕していることを特徴とする特許、
   ｉ＋ｆ求の範囲第１項記・或σ〕多次元平行メモリ。 ５　対応のメモリ構成ｇ素Ｓ１のアドレスを求める為の
   装置（３３の実現のため識別のある走査点の回帰的アド
   レス計（Ｔのための装置Ｉ’ｉ　（Ｂ）の各出力端ｌ・
   まそれぞれ１ｆ１４の加渾器（２２，２Ｂ）に接イ、元
   し７てあり、如Ａニ器の別の入力端にトランスレータ（
   Ｑの一つ又は二つの出力鼎Ａ　カｋＤ　続１−であり、
   蟻？ｉ月ｌζ一つの加−痺器（２２）にはトランス１／
   −フグ）−二つの出力端が吸）光１２て、−リ、またこ
   の袈；・３＋１刃のノ几１−痺−弓謹（２２，２８）の
   出力匍旨であってトランスレータ（Ｃ）に接１・語しで
   あるものには識別（−である走五点の回帰的アドレス計
   」木の為の同じ座（票の入力端に後置しである同じ定数
   米（ン器（２３，２９）が前置しであること、この瑛廟
   の加算器−（２２）は識別しである走査点の回帰的アド
   レス計痒の為の装置（、Ｂ）の法形成器（２］）と連結
   しである出力端に接続してありこの加算器にも同様に同
   じ法形成器（３０）が後置しであることまた 法形成器（３０）の出力端及び加算器（２８）は別の加
   算器（２４）に接続してあり後者の出力端が所望のアド
   レスを導（ことを特徴とする特許請求の範囲第１項記載
   の多次元平行メモリ。 ６　座標１．　ｊ、ｋを備えた三次元メモリの実現の為
   にａ）座標変動Δｉのための入力端と識別しである走査
   点（Ｓ）のメモリ構成９素の回帰的計算のための装置（
   ５）の加算器入力端との間には定数ａの乗算器（４）が
   、また座標変動Δにのための入力端と加算器（５）の入
   力端との間に＆’！定数すの乗算器（３）が結線してあ
   り、ｂ）△ｊ入力端と△ｉ入力端とはｊ方向の画像行の
   走査点個数と等しい又はそれより太き（・定数りの乗算
   器（１８）を介して識別しである走査点の回帰的アドレ
   ス計算の為の装置（Ｂ）の法り、Ｌ形成器（２１）と連
   結しである第ｌの加算器（１９）に接続してあり、ｔは
   ｔとＮ１との最小公倍数がト方向の画像列の走査個数と
   等しい又はそれより太きいように選んでありかつＮ、　
   、ａ　＝　０モジュロＮであり、Δに入力端はｔとＬと
   の積と咎しい又はそれより大きい定数Ｍの乗算器（２５
   ）を介して第２のｊＪＬＩ算器（２７）に接続してあり
   後者の出力端はレジスタ（２６）に直接結線してあり、
   Ｃ）識別しである走査点の回帰的アドレス計算のための
   装置（旬の、Δに４線と連結しである加ｆｉ器（２７）
   の出力端はそれぞれのメモＩＪ　Ｗ成要素（Ｓ’）のア
   ドレスを求めるための装置の第１の加算器（郡）に接続
   してあり、この加算器（あ）の第２の入力端にはに一座
   標民）のためのトランスレータ（Ｃ）の出方端と連結し
   である定数Ｍの乗ｎ’ｔｒｉ　（２９）が接続してあり
   ；・熾刑し−〔ある走査点の回帰的アドレスｄｔ　、ｂ
   Ｈ＞のための装置（Ｂ）の、△ｉ　及びΔｊ−導線と連
   結しである加算器（Ｊ９）の出方端は法／１．．Ｌ形成
   器（２１）をＲＬｌそれぞれのメモリ構成要素（Ｓｌ）
   のアドレスを求めるための装置の第２の加算器（２２）
   に接続してあり、この加算器（２２）の第２の入力端に
   は定数りの乗算器（２９）を介してｉ−座標（Ｘ、）の
   ためのトランスレータ（Ｑの出力端がまた第３の入力端
   にはｊ−座標（Ｘ２）のためのトランスレータ（Ｑの出
   力端が接続してあり；それぞれのメモリ構成要素（Ｓつ
   のアドレスを求める為の装置（２）の第２の加算器（２
   ２）の出力端は法ｔ、Ｌ形成器（３０）に接続してあり
   後者の出力端はこの装置（２）の第１の加算器（あ）と
   同様に第３の加算器（２４）と連結しであることを特徴
   とする特許請求の範囲第１項記載の多次元子桁メモリ。 −（Ｒａｓｔｃｒ） ７　三次元フス久の直線形の窓の為のトランスＬ’　−
   タ（Ｃ）　ノ実Ｑ　ノためにトランスレータ（Ｃ）の泥
   １及び第２の入力端は減算器（８）の入力端（矢数）に
   接続してあり後者の出力端は乗算器（９）　Ｖｒ一連結
   し”Ｃちり、第２の乗算因数のための入力端は、加算器
   ｕ２の出力端に入力端が結線しである逆数値形成の為の
   除算器ａδの出力端に接続してあり、加算器０の第１の
   入力端は定数ａの乗算４四を介してｉ−座標方向の忠烈
   の距離（ｅｈ）を導（入力導線に、また第２の入力端は
   ｊ−座標方向の忠烈の距離（ｅ、）を４ヲ＜入力２Ｊ−
   誠に、また第３の入力端は定数すの乗１Ｊ−器Ｌｌｌを
   介してに一座標方向の忠烈の距離（ｅ３）を尋（入力導
   −に接続してあり、忠烈の距離を導く谷々の人カ導葎は
   窓のコード化ｆ記号（Ｆ）づけのため乗ｊ’Ｅｇｇ（１
   ５，１６，１７）を介してトランス１／−タ（Ｃ）の対
   応の座標に従璃の出力端に連結豐て、４ｇ）す、乗算機
   （１５，１６，１７）の絹２の入力端は法Ｎ−ルユ成濤
   Ｕ・υの出力端と併ぜて結課してあり後者の入力端は１
   ７４ｇ器（８）に接り〔しである乗算機（９）の出力端
   に連結しであることを特徴とする特許請求の範囲第１及
   び６項紀・ｉへの多次元乎イｔメモリっ