JPS59119865A - 電荷結合型像形成素子 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は、低い抵抗率の領域が存在する高い抵抗率のシ
リコン基板を有する集積回路に関する。

本発明は、特に、キャリア拡散効果により生じる近赤外
線および軟Ｘ線領域にお（する解像力の低下をもたらす
ことなく可視光、近赤外線および軟Ｘ線領域における像
形成により改善された作動の多岐性を提供する選択可能
な時間遅延集積（ＴＤＩ）像形成素子の如き電荷結合形
の像形成素子に関する。

像形成素子の機能は、（１）対象物からの放射エネルギ
を検出し、（２）入射エネルギーと比例する信号を保持
し、（３）信号補正を＝ｆ能にするか信号補正を行なう
ことである。

像形成素子は、センサ・アレーに対して入射する放射エ
ネルギに応答するセンサ・アレーからなっている。書類
の走査の如き典型的な用途においては、像は像形成素子
上に合焦される。対象物の弔位面積からの光エネルギは
、予め定めた集積部間センサ・アレー−ヒに入射して、
適正な電荷ポケットに変換される。電荷ポケットは、シ
フ）・・し・ジスタと並列に周期的に転移され５次いで
外部の検出のため出力構造に横方向に転移される。

今１」のある像形成素子は、電荷結合素子（ＣＯＤ）を
使用する。金属酸化物シリコン（ＭＯＳ）タイプのこれ
らの素子は１表面もしくは半導体パルりのいずれかに形
成され、チャネル・ストンブおよび（または）１つの方
向に適当に付加された’ｉｌｉ位により、また他の方向
に適当に付加された゛准倚によって相尾に分離された゛
電荷を電位ウェルに保持する。この電荷は、バイアス電
位の付加により表面に沿っであるいはバルクに転移され
て、電位ウェルの形態を変化させる。

（Ｉｂｒａｈｉｍ等の）米国特許出願第２１３，８３５
号に記載された公知の像形成素子においては、８位相の
リップル・クロ・ンク方式を用いた二次元電荷結合像形
成素子を用いて検出された光に対応する電荷ポケットを
生成し、保持し、クロックする。蓄積された゛電荷は、
２つの位相の線形電荷結合直列ンフト・レジスタに読込
まれる。

シリコン基板上に衝突する光エネルギは、この基板内に
吸収されて電荷に変換される。このエネルギ対電荷の変
換が生じるシリコンにおける部位は、問題のエネルギの
浸透深さに依存する。生成事れた電荷の量は、吸収され
るエネルギと比例する。表面からの拡散距離以内で生成
された゛電荷は、検出素子の下方の電位ウェルにおける
電荷の離散状のパケットとして収集される。光エネルギ
の浸透深さは、基板における空乏層の＋ｔｊよりも大き
い時、ある加えられた電位に対して、基板の中立領域に
電荷が生成される。就中拡散効果のため分散されたこれ
らの電荷は、各検出要素の下方の電位ウェルに達する。

その結果、隣接する検出要素において混って像を不鮮明
にする電荷が生じる。このため、映像の解像力を低下さ
せる。

従来のほとんどの電荷結合像形酸素−ｆにおいては、空
乏層の下方の光エネルギの浸透は近赤外線およびＸ線領
域において生じる。キャリア拡散効果は、このようにこ
れら近赤外線およびＸ線のスペクトル領域において電荷
結合像形成素子の解像力に対して重大な制約を課す。解
像力の低下に対するキャリアの拡散効果を減少させるた
めの１つの試みとしては、光エネルギの大部分が空乏層
のト刃ｙではなく空乏層自体に吸収されるように加えら
れる適当な電位だけシリコン中の空乏層の１１］を増加
させることである。空乏層における電界は、キャリアを
表面に向けて掃引する。このため、キャリアの移動時間
を短縮し２これにより拡゛散効宋により分散する電荷量
−を減少させる。シリコンの空乏層の［ＩＪはその抵抗
率と共に増加するため、解像力を改善する１つの方法は
、高い抵抗率の基％、Ｉ−に電荷結合像形成素子を形成
することである。

Ｊ「赤外線（波長が０．８乃至１．ｏ　ｇ）および軟Ｘ
線（１乃至１０ｅＶ）の領域の場合には、所要の空乏層
ｌＪを得るために５にΩ−ｃｍもの大きな基板の抵抗率
を必要とする。このような高い抵抗率の基板上に電荷結
合像形成素子を形成する際には多くの問題が報告されて
いる。第１に、９５０　’Ｃより高い温度を処理するた
めの熱による劣化および不純物の汚染の両方の理由によ
る抵抗率の低下が報告されている。第２に、例え抵抗率
が保持されても、このような高い抵抗率を以て作られた
トランジスタは、ソースとドレーン間の非常に低いパン
チ・スルー電圧の故に機能し得ない。しかし、性能−４
二の要求から、電荷の検出はオン・チンブ形トランジス
タ回路において一般的であるに過ぎない。

電荷結合像形成素子およびその関連するオン・チップ形
トランジスタ出力回路を製造するために、本発明による
同じチップ上に高い抵抗率およ−び低い抵抗率の隣接す
る領域を有する素子が提起される。

本発明の一特質は１選択的なドーピングに程を用いるこ
とにより、それぞれ電荷結合素子およひオン・チップ形
トランジスタ・前置増巾器のための高い抵抗率の基板上
に形成された同じチップ１に高い抵抗率と低い抵抗率の
領域を提供することである。これは、設計段階において
、電荷結合像形成素子のためのチップ上に第１の領域を
、またオン・チンプ形トランジスタ出力回路のためのチ
・７ブトに第２の領域を画成することにより行なわれる
。次いで、基板の調製工程において、別のマスクを施し
たイオン注入工程を用いて第２の領域のみにおける基板
のドーピングを予め定めたドーピング・レベルまで高め
る。この２つの領域の境界の位置は、電荷結合像形成素
子の機能もしくはオン・チップ形トランジスタ前置増巾
回路の機能のいずれも阻害されないように選択されるも
のである。

はとんどの実際のＣＣＤ像形成素子回路の構成において
は、信号電荷は電荷結合像形成素子と出力トランジスタ
回路間に浮遊拡散法によって結合される。出力信号のレ
ベルは、この浮遊拡散法の節点のキャパシタンスに反比
例する。高い利得の電荷検出回路の場合には、漂遊キャ
パシタンス、浮遊拡散キャパシタンス、および浮遊拡散
の節点における出力前置増巾トランジスタのゲートのキ
ャパシタンスの総和を最小限度に維持することが重要で
ある。実際に、はとんどの実際の構成においては、出力
トランジスタ回路および電荷結合素子はしばしば１つの
連続する素子にあって漂遊キャパシタンスを充分に最小
限度に抑制する。出力回路および電荷結合素子は物理的
に手が加えられず分割不可能である６出力トランジスタ
前買増ＩＪ回路に対するＣＯＤの連続性に影響を及ぼさ
ずかつ回路の性能を低下させることがなく、あるいは浮
遊拡散節点のキャパシタンスを増加させない高い抵抗率
領域と低い抵抗率領域の境界を得るための重要な要が存
在する。この要は浮遊拡散法にある。

本発明の別の特質によれば、同じチップＬに同時に高い
抵抗率の領域と低い抵抗率の領域を形成するための処理
技術が提供される。高い抵抗率の領域の抵抗率は、高い
抵抗率の領域の汚染の可能性を最小限度に抑制すること
によって製造工程の間保持される。

低い抵抗率の領域を形成するため用いられた方７人は、 （ｉ）高い抵抗率のシリコン・ウェーハを用意し、 （ｉｉ）ｆｆｓｌの表面領域上に２つのキャンプ層を置
き、 （１目）最上部のキャップ層が選択的に除去されるウェ
ーハの位置に対し、また低い抵抗率として示ぎれるウェ
ーハの区域に対してイオンを注入し、 （ｉｉ）ウェーハを４０時間以上１０５０°Ｃまで加熱
して９ト入されたイオンをウェーハ内に拡散させ、５角
以−にの深さに低い抵抗率の領域を形成し、（Ｖ）破壊
されたシリコン領域の酸化によってイオンの注入による
破壊部分を除去し、（ｖｉ）全てのキャップ層を低温で
除去する工程からなる。

次に、本発明の一実Ｍ態様を図面に関して例示とｌ−て
記述する。

特に第１図においては、ＴＤＩ像形成素子１２の−１−
な構成要素が示されている。

この像形成素子は、そのＬに離散状の電荷パケットが入
射光エネルギに応答して集積される電荷結合像形成素子
の検出領域１４を有し、前記電荷バケフトは公知の方法
で出力回路に対して矢印Ｂの方向に周期的にクロックさ
れる。

並直列インターフェース回路１６は、領域１４の出力端
における電荷パケットを直列電荷結合シフト−レジスタ
１８に対して転送するように作用する。入力部２０およ
び２２は電荷結合素子の構成要素１４と１８に対して電
荷キャリアを供給する。受取られた像と対応するアナロ
グ信号がシフト・レジスタ出力２４から得られる。

像形成素子のこの画像検出部分は、基板の高い抵抗率部
分において形成される。保護帯および出力回路を含む像
形成素子のへの部分は、基板の低い抵抗率部分において
形成される。

第２図においては、出力トランジスタ前買増１’ｌ’Ｊ
回路は浮遊拡散部２６と、リセット・トランジスタ２８
と、ソース・フォロワ３０とからなっている。浮Ｊｕｌ
拡散部２６は周期的にリセットされ、電荷は浮遊拡散部
２６により集積され、ソース・フォロワ３０によって読
出される。

第３図においては、低い抵抗率領域３４と高い抵抗率領
域３６間の境界３２が浮遊拡散部２６において形成され
る。約１０用の浮遊拡散部の巾は、マスクの・　　整合
のため要求される必要な空隙を考慮した注入境界部のた
め充分な大きさである。低い抵抗率領域３４は、マスク
を施したイオン注入によって形成される。本文で述べる
本発明の製造方法は、高い抵抗率の基板におけるＣＯＤ
と、低い抵抗率の基板におけるトランジスタをその各々
の機能に悪影響を及ぼすことなくもたらすものである。

第４図においては、電荷結合された像形成要素は、Ｐ形
のシリコン基板３８と、Ｎ形の層４０と、二酸化ケイ素
の絶縁層４２とからなっている。

絶縁層内のポリシリコンの導電性を有する電界板４４と
４６の行は、公知の方法で保持電極および転移電極とし
て機能し、電荷のバケツ）ｔオ電界板に対して加えられ
るクロック・パルスの制御下で伝達される。全ての電極
の下方のＮ形（ヒ素）注入層４０と、転移電極のみの下
方のＰ形（ホウ素）補償注入層４８は、小さなキャリア
の電荷移転の方向を制御する。

第５図に示されるように、クロック方向Ｂと平行でシリ
コン基板上で約１μの肉厚を有する絶縁のための二酸化
ケイ素のストリップ５０は、その内部で小さいキャリア
の電荷が閉じ込められる多くの並列チャネル５２を画成
する。

作用において、電子の正孔対が入射光エネルギの吸収と
同時にシリコンに生成される。電子は最小限度の電位下
で保持され、電子の数は入射光のレベルに比例する。Ｐ
形の補償イオン注入部に存在する電位は１通常、発生し
た゛電荷が保持電極４６の下側の電位ウェル５４から逃
げないようにする゛電位／へリアを提供する。このよう
に、電位ウェルは厚い酸化物ストリップ５０と転移電極
４４間の位置により実質的に画成される。電荷が検出領
Ｍ４４の全領域にわたって生成されるため、電位ウェル
５４に保持された電荷は、転移電極４４の中心間の空隙
および絶縁ストリンプ即ち保護Ｗｆ５０によって包囲さ
れた対応する′電荷収集部即ち画素５６から得られる。

公知のＭＯ３製造技術を用いて、８×９用の保１１＋領
域と＋３Ｘ１２７Ｌの画素領域が確保された。

電荷結合像形成素子１４の作用については第６図に関し
て以下に説明するが、同図は各々が１つの保持用電極と
１つの隣接する転移電極の対と対応する８６段のチャネ
ルの８段目の部分に沿って存在する市：位の変化を示し
ている。各段間の電荷の転移は、各々が各電極対に対し
て電気的に結合されたリード線φ１乃至φ８の組の連続
するリードに対して８つの位相のリップル・クロック電
位を伺加することにより行なわれる。期間ΔＥにおける
リードφ１に対するクロック拳パルスの伺加は、保持用
電極４４ａの下方の電位ウェルの深さを深くし、転移電
極４８ａの下方の電位／へリアを除去する。保持電極４
４ｂの下方に保持された電荷は、この蒔、保持電極４４
ａの下方の電位ウェル内に移動する。その後、φｌにお
ける電位は除去されて元の電位分布を回復し、保持型ｍ
４４ｂの下方の電位ウェルはこの時電荷を欠く。

第７図のタイミング図に示されるようにリンプル・クロ
ックをリードφ２乃至φ８に対して付加することにより
、保持電極４４ｃの下方の電位ウェルは、間隔Δｔ２の
間保持電極４４ｂの下方の空白ウェルに対して空にされ
、保持電極４４ｄの下刃の電位ウェルはこの時間隔Δｔ
３の間保持電Ｑｉ４４ｃの一ト方の空白ウェルに幻して
空にされる。

実際に、電荷は光子の吸収により連続的に生成するため
、゛電位ウェルは瞬間的に電荷がなくなるだけである。

リップル−クロックにおける位相数が大きい限り、その
結果の電荷の分配状態は生成する像に対してほとんど影
響を持たない。

各リンプル・クロック・サイクルの完了と同時に、光の
組のリードφ１乃至φ８のφ１の下方の電荷ハケントは
領域ｊ４から並直列インターフェース回路１６を介して
２つの位相の電荷結合された直ｌ／１１シフト・レジス
タに対して送られる。このシフ（・・レジスタの構造お
よび作用については、当技術において充分に理解される
であろう。

インターフェース回路（第８図）は、転移電極３．１、
　　ＳＳ２、保持電極φＳＰＩを含む。

φ　　　　　φ タイミング・シーケノ′スを示す第９図に示されるよう
に、規則的なりロック・パルスが交互に電極φ３１およ
びφｓ２に対して加えられてシフト・レジスタを経由す
る情報をシフトする。

作用においては、パルスは最初電極φ３３１に対して加
えられて下方の電位バリアを除去し、これと同時に、第
１０図に示されるように、φ１の下方に貯えられる電荷
はφ５，１の下方の電位ウェルに対して移動する。この
時、φ３３１の下方の電位バリアは回復させられる。そ
の後、φ３，１およびφｓｓ１に対して加えられた電位
が反転され、その結果φ３，１の一ド方に保持された電
荷はシフト・レジスタに向って流れることができる。し
かし、もしシフト・レジスタの電極φ５１およびφＳλ
が下方の゛電位ウェルを生じるようにパルスが′ｆえら
れるならば、シフト−レジスタ内への電荷の流入のみが
許容される。２位相の電荷結合シフ）−レジスタの各膜
長がそのクロック方向を横切る方向に°電荷結合像形成
素子の解像力を不当に制限することがないようにする、
即ち要素におけるチャネルのバッキング密度を最大にす
るためには、インターレース読出し手法が用いられる。

このように、ΦＳｐ＋およびφＳＳ２．における電位が
反転する詩、パルスはシフト−レジスタの電極の僅かに
半分、例えば電極φＳ１に対して同時に加えられるに過
きない。φＳＰＩおよびφＳＳＭ、における元の電位が
回申すると同時に、出力電荷情報の半分がこの時シフト
・レジスタにあり、また半分がバッファ′市極φＳＰ＋
の）力に保持される。シフト−レジスタにおける情報は
、この時、第１図の出力電荷検出回路に）、０るように
シフトされる。

出力シフト・レジスタの最終段２５からは、電荷が浮遊
拡８９部２８と関連する電位ウェルに移動１７てトラン
ジスタ３０のゲート２９において検出される。

このように保持された電荷は、トランジスタ・ソースに
おける電圧と対応する。その後、リセット・トランジス
タ２８のゲートにおけるリセンＩ・・・ぐルスがｖＩ）
［）と結合された拡散領域２７に対する貯せられた電荷
の移動を生して、これにより浮遊拡散部２６における電
位ウェルを空にする。

リンプル・クロック・サイクルの周期の半分の経過後、
φ　　およびφｓ３２．における電位が再び５））１ 一時的にではあるが交互の電極φ５．Ｌの下方の電位の
降下と共に反転されて、その結果バッファされた電荷の
情報がシフトφレジスタに対してシフトされてクロック
Φアウトされる。

屯−のチップＩ−に作られた電荷結合像形成素子は、本
発明による９８Ｘ５１２画素アレーを包含することがで
きる。第１２図に示されるように、各素子はより大きな
像形成領域を形成するため１つに当接することができる
。個々のシリコン・チップが画成され研摩されて、チッ
プ全体におけるチャネル密度と等しい当接領域における
チャネル密度を告る。実際に、この当接部における２つ
の画素の「１」の損失は今日の製造技術を用いる画像の
脱落における下限点となる。

２つのチンブ間での解像力の損失を生じない、即ち画素
の損失を最小限度にする方法による要素の突合せは、要
素の縁部に沿うクロック線の使用を防止する。これによ
り、アルミニウムの導体を二酸化ケイ素層上に蒸着し、
この層は接触位置においてポリシリコンを現わすためエ
ツチングされる。アルミニウムは、個々の電極付勢構造
と対応する２つの層りとＵに蒸着される。このため、８
×５１２または１Ｘ５１２ならびに９８Ｘ５１２のアレ
ーとしてチルノブの面域を使用することが可能となり、
露出管理を提供することになる。

第１１図の要素の左側の部分について考察すれば、実線
Ｕは１つの電極対、例えば要素の各組φ１ノ１１至φθ
のφ、と接触する１つのクロック線を表わす。このクロ
ック線の次に隣接する部分は傾斜対φ２と接触する、と
いう如くである。点線りは、出力の組φ、乃至φ８の各
電極対のみに対して結合される８つのクロ）・り線の交
互の組を表わす。

要素の全てのチャネルが同じレベルの遮光を受けるよう
に、不透明のアルミニウムのクロック線りおよびＵが繰
返される斜め方向のパターンに配；１（されている。

高い抵抗率／低い抵抗率の基板を作るるため、あらゆる
処理段階において高い抵抗率基板の汚染を紺けるための
注意が払われる。

ｌｒｊ染は主として次のものから生じる。即ち、（１）
高い温度の処理中の炉のチューブ、ボート、パンフル等
一般に炉の関係器具と呼ばれる炉の金属類からの不純物
、（２）ウェーへの低い抵抗率部分の領域から拡散しウ
ェーハの高い抵抗率部分を汚染する不純物、（３）材料
の熱による劣化、（４）高温度の工程以外の製造上程に
おいてウェーハに対して付着する不純物、および（５）
周囲のカスから生しる不純物である。

最初の３つの汚染原因は管理の最も難しいものであるが
、下記の如く良好に管理される。即ち、 （１）ダミー・ウェーハを含む全ての炉関係器具は、高
い抵抗率のウェーハの処理のため使用されるものよりも
高い温度において、高い抵抗率のウェーハの処理時間よ
りも長い期間にわたってＭＣＩが除去される。炉体は後
で不活性ガス中で洗浄され１次いで全ての炉関係器具が
ＨＣＩ　と０２ガスの混合気中で酸化させられる。この
酸化物層は２カスを除去した炉関係器具における不純物
ｌくリアとして作用子る。

（２）低い抵抗率の領域からの不純物の拡散を防１１−
するため、このような領域は、高い抵抗率の領域が露出
する場合は常に、厚く成長させた酸化物の如きバリアも
しくは醇化物」二に成長させた窒素の如き二重バリアに
よって覆う。

（３）熱による劣化は下記の方法を用いることにより回
避する。即ち、（ａ）約８００°Ｃの挿入取出し温度と
し、挿入取出し速度は毎分約６３．５ｍｍＬ’、　２　
、５−（ンチ）とし、（ｂ）温度傾斜は毎分約±２〜５
°Ｃとし、（ｃ）浮遊帯域法により成長させたＪｌ”補
償ウェーハ。

股に、半導体ウェーｌ＼は、低い抵抗率と高い抵抗率の
領域を有する基板を得るため１０００℃より、Ｘｏ、へ
い高濃度で調製されるが、このような領域内に　−集積
回路要素を検出するための以降の全ての処理Ｉ−程は１
０００°Ｃより低い比較的低温度で行なわれる。

低い抵抗率の領域を形成するためには、浮遊帯域法によ
り調製された補償を行なわないシリコン・ウェーハは、
熱的に成長させた４００Ａの酸化物層に１ｏｏｏ人の窒
化シリコンを重ねたもので覆う。次に、窒化物層は低い
抵抗率とされるウェーハ領域から除去され、ホウ素イオ
ンがこの低い抵抗率領域に対して注入される。ウェー／
＼は次に４０時間以上１０５０°Ｃまで加熱されて、注
入されたイオンをシリコン中に拡散させて５ＶＬより大
きな深さで低い抵抗率領域を形成する。次に、イオン注
入による破壊部分は破壊されたシリコン領域の酸化によ
って除去され、全てのキャップ層は低い温度で除去され
る。高い抵抗率領域内の電荷結合アレー、および検出お
よび制御回路がこの時、例えば米国特許第３，８９７，
２８２号（発明者Ｊ、　Ｊ、Ｗｈｉｔｅ　）に記載され
た如き標準的なＮＭＯ５ＣＣＵ製造法を用いて調製され
る。本米国特許に記載された方法は下記の如き工程を有
する。即ち、 Ｃａ　’１ウェー／＼の表面ヒに１層の酸化物の電界を
形成し、酸化物層に基板を露出するウィンドを画成し、 （ｂ）ウィンドに露出された基板の露出面上に１層の醇
化物ケートを成長させ。

（、Ｃ）Ｍ化物ゲート層１−、および酸化物電界の露出
表面トにポリシリコンの第１の層を蒸着させ、（ｄ）ポ
リシリコン−１−に第１のマスク層を形成し。

（ｅ）マスク層およびポリシリコン層を食刻して別個の
ポリシリコン領域を形成し、 （ｆ）酸化物かポリシリコン部分を包囲するように構凸
体を熱により酸化し、 （ｇ）ｍ化物層−ヒにポリシリコンの第２の層を蒸着さ
せ、 （ｈ）ポリシリコン上に第２のマスク層を形成し、 （ｉ）第２のポリシリコン層の残る部分が第１のポリシ
リコン層の各部と位置的に関連して最終的にＣＣＤ形の
電位ウェルを確保するように、第２のポリシリコンおよ
び酸化物層のマスキングを食刻し、 （ｉ）ポリシリコンのマスクされない部分および露出領
域の基板を同時にドーピングして素子のソースおよびド
レーン領域を形成し、 （ｋ）素子の各々における誘電層を形成し、（１）電気
的な接触領域を形成する。

この順序は、特に像形成素子の検出アレーの製造のだめ
のものである。制御回路の場合には１つのレベルのポリ
シリコンしか必要とされず、このためこの制御回路の製
造は上記の工程（ａ）乃至（１）の部分的組合せを用い
て達成される。

ホウ素又はＮ形の代りにヒ素またはリンの如きドーパン
トを注入して低い抵抗率領域を形成することができ、ま
たウェーハはＰＭＯ５の製造シーケンスを用いて検出ア
レーおよび出力回路を提供することができる。

本文に述べた実施態様は時間遅延集結形像形成素子であ
るが、本発明は像形成素子の分野以外の用途を有する。

このため、例えばＣＣＤメモリーにおいては、メモリー
は周期的にリフレッシュされなければならない。ＣＣＤ
メモリーのための高い抵抗率の基板を使用することによ
り、リフレッシ、率を実質的に減少することができる。

しかし、像形成素子における如く、メモリーのための制
御および検出回路は不当に低いパンチスルー′屯圧を持
たない集積トランジスタを必要とする。このように、高
／低の抵抗率の基板はあるＣＣＤメモリーにおいて用途
を有する。

【図面の簡単な説明】

第１図は本発明を実施した像形成素子の各要素を示す図
、第２図は浮遊拡散法を用いた像形成素子の出力トラン
シスタ前買増ｒｆＪ回路を示す図、第３１７′ｌは像形
成素子の高い抵抗率領域と低い抵抗率領域間の境界を示
す断面図、第４図は本発明による重荷結合された像形成
素子の一部を示す部分断面図、ｔ５５図は電荷結合形像
形成素子の要素の一部を示す平面図、第６図は第５図の
要素のチャネルに沿って存在する電位レベルにおける時
間的経過の一例を承す図、第７図は第５図の要素に対す
る８位相のリップル・クロックの伺加の状態を示すタイ
ミング図、第８図は第５図の像形成素子要素と直列形シ
フト・レジスタとの間のインターフェース回路を示す平
面図、第９図は第８図のインターフェース回路のクロッ
ク動作を示すタイミング図、第１０図はインターフェー
ス回路に存在する電位レベルにおける時間的経過を示す
図、第１１図は第５図の要素に対する導体の旧設のため
の図、および第１２図は２つの像形成素子を相互に突合
わせる方法を示す断面図である。 １２・・・ＴＤＩ像形成素子、１４・・・検出領域、１
６・・・並直列インターフェース回路、１８・・・直列
電荷結合シフト参レジスタ、２０・・・入力部、２２・
・・入力部、２４・・・シフト−レジスタ出力、２５・
・・出力シフト・レジスタの最終段、２６・・・浮遊拡
散部、２７・・・拡散領域、２８・・・リセット−トラ
ンジスタ、２９・・・ゲー（・、３０・・・ソース・２
寸ロワ、３２・・・境界、３４・・・低いＲ抗率ｆａ城
、３８・・・高い抵抗率領域、３Ｂ・・・Ｐ形のシリコ
ン基板、４０・・・Ｎ形の層、４２・・・シリコン酸化
物の絶縁層、４４・・・転移電極、４６・・・保持電極
、４８・・・補償注入層、５０・・・シリコン酸化物の
ストリップ、５２・・・並列チャネル、５４・・・電位
ウェル、５６・・・画素。 ＦＩＧ、　　Ｉ ＦＩＧ、　５ ○／Ｐ ＦＩＧ、２ ＦＩＧ、　３ ＦＩＧ、　７ ＦＩＧ、　１２ ＦＩＧ、　８ ＦＩＧ、　９ ＦＩＧ、　ＩＩ −茨侶一

Claims (1)

1. 【特許請求の範囲】 】、低い抵抗率の部分に直接隣接する高い抵抗率の部分
   をイ１する′４′−導体基板を有する集積回路素子にお
   いて、高い抵抗率の部分（３６）と低い抵抗率の部分（
   ３４）間の境界（３２）に存在する結合要素（２６）と
   、高い抵抗率の部分に形成された電荷結合アレー（２５
   ）と、低い抵抗率の部分（３４）に形成された制御回路
   （２７，２８，２９，３０）とを特徴とする１さ積回路
   。 ２、前記結合要素はドープされた領域（２６）であるこ
   とを特徴とする特許請求の範囲第１項記載の集謬青回ｙ
   各。 ３、前記の高い抵抗率の部分（３６）が１００Ω−ｃｍ
   乃至５０にΩ−ｃｍの範囲の抵抗率を有し、ＮＯ記低い
   抵）Ｊ″ｌ、率の部分（３４）が１乃至２０Ω−ＣＩｌ
   ｌの範囲の抵抗イ〈を有することを特徴とする特許請求
   の範囲第１項記載の集積回路。 ４、前記電荷結合アレーが、像検出アレー（１４）と、
   並直列インターフェース（１６）と、入出力回路（２０
   ，２２，２４）を有することを特徴とする特許請求の範
   囲第２項記載の集積回路。 ５、前記制御回路が、ソース・フォロワ前鎧増１１］器
   （３０）と、リセットΦトランジスタ（２８）と、拡散
   保護帯を含むことを特徴とする特許請求の範囲第２項記
   載の集積回路。 ６、前記基板がＰ形のシリコンであることを特徴とする
   特許請求の範囲第１項記載の集積回路。 ７、前記の低い抵抗率の部分（３４）が前記の高い抵抗
   率の部分（３６）を包囲し、制御回路が高い抵抗率の部
   分に形成された電荷結合アレーの周囲にあってこれと直
   接接触状態にある低い抵抗率の部分の内部に配置される
   ことを特徴とする特許請求の範囲第１項記載の集積回路
   。 ８、シリコン・ウェーハを用意し。 前記ウェーハの表面上にキャップ層を形成前記表面の第
   １の部分Ｈの前記キャップ層にウィンドを形成、し、 イオンを前記ウィンドを介して前記シリコン内に注入し
   、 前記ウェーハを少なくとも１０００℃まで加熱して注入
   されたイオンを少なくとも３ＪＬの深さまで導入し、 前記キャップ層を除去する［程を含む集積回路素子を製
   造する方法において、 １ｊら記シリコンが最初５００Ω−Ｃｆｆｌより大きな
   抵抗率を１．．１３シ、注入領域が２０Ω−Ｃｍより小
   さな抵抗−Ｖをすし。 ９７５℃より低い温度でＭＯ５回路の製造工程を実施し
   て、高い抵抗率と低い抵抗率の両方の領域に回路要素を
   形成し、かつ高い抵抗率と低い抵）Ｊ″も率の領域間の
   境界において転移要素（２６）を形成する工程を更に含
   むことを特徴とする方法。 ９、前記ウェーハが、浮遊帯域法により製造された補償
   を行なわないシリコン・ウェーハチアリ、５００Ω−Ｃ
   ｍより大きな抵抗率を有することを更に特徴とする特許
   請求の範囲第８項記載の方法。 １０６前記ウエーハが炉内で処理され、調製工程におい
   て、炉内の炉関係器具が１０５０℃より高い温度でガス
   除去および表面の酸化サイクルを与えられることを更に
   特徴とする特許請求の範囲第８項記載の方法。 １１、前記ＭＯ５回路の製造工程において、炉の挿入取
   出し工程が８５０°Ｃより低い温度で行なわれることを
   更に特徴とする特許請求の範囲第８項記載のツノ法。 １２、前記ＭＯ５回路の製造工程において、シリコン基
   板の全表面が露出する時は常に、処理温度が８５０°Ｃ
   より低い温度に保持されることを更に特徴とする特許請
   求の範囲第１１項記載の方法。 １３、前記転移要素（２６）が前記基板内に形成される
   拡散伝導領域であることを更に特徴とする特許請求の範
   囲第８項記載の方法。 １４　　ｉｉｊ記ＭＯ３回路の製造工程が、（ｉ）耐化
   物電界を成長させ、チャネル領域の注入を行ない、 （ｉｉ）ｉｆのポリシリコン・レベルの蒸着および画成
   を行ない、 （ｉｉｉ）酸化物層を成長させ、第２のポリシリコン・
   レベルの蒸着および画成を行ない、　　　゛（１ｖ）酸
   化物層の蒸着を行ない、該酸化物層を貫通する接触ウィ
   ンドを開口し、 （Ｖ）第１の金属層の蒸着を行ない、金属層のパターン
   を形成し、 （ｖｉ）第２の酸化物層お蒸着およびパターン形成を行
   なって該酸化物層を貫通する接触ウィンドを形成し、 （ｖｉｉ）′ｆＳ２の金属層の蒸着およびパターン形成
   を行なう工程からなる二重ポリシリコン法であることを
   更に特徴とする方法。 １５、前記キャップ層が二酸化ケイ素層」二に成長させ
   たンリコン窒化物層からなることを更に特徴とする特許
   請求の範囲第８項記載の方法。