JPS5911943B2 - デ−タ処理装置の為のトラツプ機構 - Google Patents

Description

【発明の詳細な説明】 下記の米国特許は本文の参考として引用されている。

即ち、１．１９７７年４月２６田こ発行された米国特許
第４，０２０，４７１号（１９７５年６月３０日出願の
Ｗ．Ｅ．ウツヅ（ＷＯＯｄｓ）とＰ．Ｅ．スタンレ一（
Ｓｔａｎｌｅｙ）の米国特許出願第５９１，９０５号）
；「データ処理システムの為の割込み走査および処理装
置」２，１９７６年１１月２３田こ発行された米国特許
第３，９９３，９８１号（１９７５年６月３０日出願の
Ｆ．．カサリーノ（ＣａｓｓａｒｉｎＯ）Ｊｒ．等の米
国特許出願第５９１，９６４号）：「データ処理装置に
連結された共通バスのアーキテクチユア」本発明は、デ
ータ処理システムに関し、特にインタラプト処理能力お
よびトラツプ処理能力を有するデータ処理システムに関
する。

今日使用されている殆んどのコンピユータはトラツプ構
造およびインタラプト構造を有し、その種々のインプリ
メンテーシヨンは元は１０年乃至１５年も前に設計され
たものである。

ある点では、ロジツクが高くつくことやマイクロプログ
ラミングが未だ実現されなかつた為、それらの各種の構
造は今日のコンピユータ装置に期待される拡張された機
能性を含んでいなかつた。コンピユータのプログラミン
グを簡単にしかつ装置性能を向上させる仕方でインタラ
プト機構とトラツプ機構の統一化を可能にするためには
、弾力性と拡張性のある機能構造を有することが大切で
ある。インタラプト機構におけるそのような機能構造に
は、スケジユーリング領域、アービトレーシヨン（Ａｒ
ｂｉｔｒａｔｉＯｎ）領域、および従来ソフトウエアに
委ねられてきたターミネーシヨン領域がある。

トラツプ機構においては、パラメータの伝達や作業スペ
ースのための特別な資源が望ましい機能構造である。特
にそれらの機能件からトラツプとインタラプトとを区別
する事が重要である。

トラツプとは、コンピユータ装置における命令の実行か
ら直接生じる中断（ブレーク）である。内部割込みまた
は同期割込みとして知られる様に、トラツプは、レジス
タのオーバフロー、設定されない命令の使用、又は未導
入のメモリーに対する照合等のプロセス特有の諸条件を
取扱う為にある。トラツプサービスルーチンは、その時
活用中のプロセスにとつて代わるものであり、そのルー
チンの完了と同時に、そのルーチンの呼出された時点の
プロセスに制御を戻すかそのプロセスを中断して制御を
システムに戻す事になる。インタラプト、特にサービス
のため接続された装置からデータプロセサが受取つた外
部インタラプトは、外部の事象又はサービスを要求する
装置の如き現時プロセスと無関係な諸条件により呼込ま
れ、あるいは他のプロセスまたは外部割込みに対する現
時プロセスの状態の恒久的変化、例えばそのタスクの終
了時における現時プロセスの中断または現時プロセスの
優先順位レベルの変化等により呼込まれる。トラツプは
、トラツプ処理手続きに入る前に保管される文脈の量お
よび性質においてインタラプトとは大きく異なつている
。トラツプ機構においては、トラツプ条件、例えば未設
定のメモリ領域に対するアドレス指定に応答して、この
様なトラツプ条件が生じる毎に時間のかかるテストを行
う必要なしに、自動的にそのトラツプ条件を処理するよ
うに設計されたシーケンスに入る事が望ましい。

そのようにすると、ラインテストに多くの時間と労力を
費やす必要がなくなり、コンピユータプログラムをより
効率的に作成できるようになる。また、あるプログラム
に必要な中央プロセサのオプシヨンがシステムにない場
合でも、そのオプシヨンをシミユレートするトラツプ処
理ルーチンが与えられるため、そのプログラムの実行が
可能となる。これは、多くのプログラムのエラー条件を
検出することより、システムの統合件を高める。従つて
、トラツプ条件の検出と同時に、そのトラツプ条件に直
ちに応答して出来る限り有効な仕方で、その時実行中の
プログラムの文脈の一部を予め定めたメモリ域に保管す
ることが大切である。又、トラツプ条件の原因を記述す
るその様な文脈情報を迅速に記憶し、制御を適当な応答
プログラムに移すことも必要である。必要なメモリ域の
大きさを最少限度に抑えるため、又、その時実行中のプ
ロセスの優先順位即ちインタラプトレベルと関連して記
憶された文脈を有するそれらのメモリー域を有効に関連
させるため、そのような予め規定したメモリ域の使用に
対して柔軟性を与える事が重要である。従つて、本発明
の主目的は、データ処理システムにおいて実行中のプロ
セスにより直接又は間接に生じた種々の（トラツプ）条
件を効率的に処理するトラツプ構造を備えたデータ処理
システムを提供することにある。

前述の目的および他の目的は、本発明に従つて各々が端
報を記憶する為の複数個の記憶場所を含む複数個のトラ
ツプ保管域を含むデータ処理システムにより達成される
。

複数個のトラツプ保管域を相互に連結してそのような保
管域のプールを形成するための装置も提供される。この
連結用装置は、トラツプ保管域各々に別の保管域を指示
するポインタを含み、これによつて第１の保管域が第２
の保管域を指示し、又第２の保管域が第３の保管域を指
示すると云う様にして最後の保管域を指示する迄ポイン
タ指示がなされる。更に、この様なトラツプ保管域プー
ルにおける第１の保管域を指示するためのポインタが設
けられる。又、システムに結合されシステムに処理を要
求する任意の装置のインタラプト・レベル（即ち複数個
のインタラプトレベルの１つ）を表示する装置も設けら
れる。これら割込みレベルは、システムにおいて第１の
優先順位の割込みレベルが第２の優先順位の割込みレベ
ルに先んじて処理されるという意味の優先順位を表示す
る。更に、予め定められた条件に応答して、システム内
に備えられた所定のソースからの情報を第１のトラツプ
保管域の記憶場所に格納するための装置が設けられる。
又、この様な予め定められた条件に応じてトラツプ保管
域プールから第１のトラツプ保管域をアンリンクする装
置が設けられる。この様な予め定められた条件が生じた
とき処理の先行性を有するインタラプト・レベルと関連
したプロセスにそのアンリンクされた第１の保管域をリ
ンクする装置が更に設けられる。このように本発明では
、トラツプ保管域の各々に別のトラツプ保管域を指示す
るポインタ手段を含ませることにより複数個のトラツプ
保管域を相互にリンクすることができるため、［次に使
用司能なトラツプ保管域」ポインタＮＡＴＳＡＰはトラ
ツプ保管域プール内の先頭のトラツプ保管域を指示する
だけで使用司能なトラツプ保管域の全部と使用順にリン
クすることが司能であり、他方実行プロセスは現時のト
ラツプに係るトラツプ保管域を指示するだけでそのプロ
セスに関連するトラツプ（保管域）の全部とトラツプ発
生順または復帰順にリンクすることが可能である。

またポインタ手段を適当にスワツピング（後述する三角
型のアドレス回転）するだけで、トラツプ保管域をプー
ルからアンリンクさせると同時に実行プロセスにリンク
させたり、あるいは実行プロセスからアンリンクさせる
と同時にプールにリンクさせることができ、かつ「次に
使用可能なトラツプ保管域」ポインタＮＡＴＳＡＰは常
にプール内の先頭のトラツプ保管域を指示し、実行プロ
セスは常に現時のトラツプに係るトラツプ保管域を指示
することになるため、トラツプ処理手続が迅速かつ効率
的に行われる。

さらに、各トラツプ保管域は任意のインタラプトレベル
と関連したプロセスにリンク可能であるため、インタラ
プト機構とトラツプ機構間に弾力性と拡張件が与えられ
る。本発明の前述の目的および他の目的は、添付図面に
関して以下に記述される例示的な実施態様において達成
されるものである。本発明のトラツプ機構は、第１図に
全体的に示される如き環境に含まれている。

共通または外部バス１１は、その一端部で中央プロセサ
１３に結合され、他端部で少くとも１個のメモリー装置
１５に結合されている。又このバス１１には種々の周辺
装置コントローラが結合されており、これらコントロー
ラは、テープ又はデイスク記憶装置、通信装置、科学計
算ユニツトや算術計算ユニツトのようなオプシヨン、お
よびカードリーダのような他の周辺装置の制御に使用さ
れる。この様な周辺装置コントローラはコントローラ１
７および１９として全体的に示され、これ等各コントロ
ーラは少くとも１つの周辺装置をインターフエースする
よう結合されている。コントローラ１７は２個の周辺装
置２１と２３を制御するように例示されている。本発明
のトラツプ機構はデータプロセサ１３に含まれ、そのプ
ロツク図は第２図に示される。

本発明のシステムの中央データプロセサは、各々が５６
ビツトを含む例えば５１２の記憶場所を含む制御記憶装
置１０を具備する。この様な記憶場所の各々は１つのフ
アームウエアワードを記憶でき、これ等のフアームウエ
アワードはデータプロセサ内の種々のハードウエア動作
を制御するのに使用される。この様な記憶場所および（
又は）フアームウエアワードの数およびこの様なワード
におけるビツトの数は、本発明の範囲から逸脱する事な
く増減出来る。制御記憶装置の動作およびその命令デコ
ーデイングについては、「コンピユータデザインマガジ
ン」の１９７４年４月号の１１９頁のＧ．Ｗ．シユルツ
（Ｓｃｈｕｌｔｚ）著「マイクロプロセサの為の最適化
マイクロプログラム化された制御セクシヨンの設計］な
る論文に示されている。又、データプロセサに含まれる
のは、屡々マイクロプロセサと呼ばれるレジスタ及び論
理装置（ＲＡＬＵ）１２である。第３図は、ＲＡＬＵｌ
２の詳細を示すプロツク図である。一般に、ＲＡＬＵは
、レジスタフアイル、シフトロジツク、算術ロジツク及
び制御ロジツクを含む４つの区域に分割されている。こ
のレジスタフアイルは、データレジスタ、作業レジスタ
および基底レジスタを含む。シフトロジツクは、シフト
動作および通常のデータ転送の間使用される。算術ロジ
ツクは、各種のラツチ即ちバツフア、マルチプレクサ、
インバータおよび加算器を含んでいる。ＲＡＬＵの制御
ロジツクは、処理されるべきデータ部分を選択するため
のセレクタロジツクを含む。本発明の中央プロセサは各
種のレジスタを含んでいるが、その内のあるものは本発
明の構成に必要なものではなく、背景の為に全般的論議
に供されるものである。

状態／保護レジスタ１４は、システム状態及び保護キー
を含んでいる。このレジスタは、システムが特権状態（
Ｐ）にあるかどうか又ユーザ状態にあるかどうかを表示
するビツトフイールドを含んでいる。ユーザ状態にある
間は、指定された命令が、実行される代りにいわゆるト
ラツプルーチンに入る。さらにレジスタ１４はシステム
編成の間セツトされたプロセサの識別番号を表示するフ
イール，ドを含む。．さらにレジスタ１４は中央プロセ
サの割込み優先レベルを表示するためのフイールドを含
。んでいる。システム内でインタラプト（割込み）を要
求する装置はどれも割込みレベルを指定する（割当てら
れている）。中央プロセサにおいて現在実行中のプログ
ラムは、最小のレベル番号が最も割込まれる司能性の少
いプロセスおよび（又は）装置を表示するという条件の
下では、その実行プログラムのレベル番号よりも少さい
レベル番号を指定する装置のインタラプトによつて、割
込まれる。このようなインタラプト構造は、１９７６年
１０月５日発行の米国特許第３，９８４，８２０号（１
９７５年６月３０日出願の米国特許出願第５９１，９６
６号）に示されている。インジケータレジスタ（１）１
６はオーバフローインジケータおよびプログラム状況イ
ンジケータを含む。

さらにレジスタ１６は、システム内で行われた比較の結
果を示すフイールド、最近に問合せされた周辺装置の状
態を示すためのフイールド、および最近にテストされた
ビツトの状態を示すフイールド等の各種のフイールドを
含む。ＭＩレジスタ１８はトラツプ可能モード制御キー
を含む。

この制御キーは、飛越しおよび分岐命令の為の追跡トラ
ツプ（即ち、コンピユータプログラムの動作を追跡する
際補佐するトラツプ）を可能化するためのフイールドを
含んでいる。プログラムカウンタ（Ｐレジスタ）２０は
、現在実行中の命令のアドレスを通常含んでいる、例え
ば１６ビツトのレジスタである。Ｙレジスタ２２即ちメ
モリーアドレスレジスタは、メモリ内でアクセスされる
べきデータのアドレスを通常含む、例えば１６ビツトの
レジスタである。バスデータレジスタ（ＢＤ）２４は、
内部のバス２８を介してレシーバロジツク２６Ｒからプ
ロセサ内に分配されたバスデータを受取る、例えば１６
ビツトのレジスタである。インタラプト・レジスタ（Ｌ
）３０は、レシーバロジツク２６Ｒを介して割込み装置
のチヤンネル番号およびレベルを受取る、例えば１６ビ
ツトのレジスタである。ＸＢレジスタ３２は、プロセサ
内のビツトおよびバイトのインデツクスに使用される例
えば４ビツトのレジスタである。

このレジスタ３２の出力は、内部バス２８とデコーダロ
ジツタ３４の双方に結合されている。命令レジスタ（Ｆ
）３６は、外部バスに結合されるメモリから受取つた命
令ワードをそのまま保持する例えば１６ビツトのレジス
タである。定数ゼネレータロジツク４０は、内部バス２
８に対してマルチプレクサ４２を介し特殊な常数を与え
るよう結合されている。

ロジツク３４は、ビツト操作のためのマスクを形成する
のに使用される４乃至１６ビツトのデコーダを含む。即
ち、１６ビツトの中から１ビツトが、制御記憶装置１０
に含まれるフアームウエアにより使用されるためのテス
トおよび（又は）修正を受けるため選択される。入力対
ロジツク４４は、最上桁（左側）の文字（バイト）を二
重にするか、又は内部バス２８からＲＡＬＵｌ２に対し
て直接的転送を行うかのいずれかの機能を果たす。出力
対ロジツク６１もロジツク４４と同様な能力を有する。
内部バス制御ロジツク４８は、制御記憶装置１０におけ
るフアームウエアワードのビツト２６乃至３１を用い、
選択されたプロセサ内レジスタの内容を３状態マルチプ
レクサロジツク４２を介して内部バス２８にゲートする
。ロジツク４８のゲート素子のいくつかは、上記米国特
許第３，９９３，９８１号に例示されている。

マルチプレクサロジツク４２は、任意の与えられた時間
において唯１つの入力を転送可能にしてデータを内部バ
ス２８に送るロジツクを含んでいる。テストロジツク５
０は、制御記憶ビツト４０乃至４５を用いて、例えは６
４の可能なテスト条件の１つを選択する。

テストされた条件が正しいか誤つているかに従つて、正
当信号又は誤り信号が「次のアドレス」形成ロジツク５
２に送られる。プロセサは、次のフアームウエアアドレ
スを形成するために２方法の内の１つを用いる。第１の
方法は、制御記憶ワードのビツト４６乃至５５を用いて
次のアドレスを形成する。これ等ビツト４６乃至５５は
、１０２４の潜在的な制御記憶場所の１つを直接アドレ
スできる、例えば１０ビツトのアドレスフイールド（次
のアドレスＮＡ）であつてよい。第２の方法は、いくつ
かの予め割当てられたアドルスを含むロジツク回路から
次のアドレスを得る。選択されるアドレスは、基本的に
Ｆレジスタ３６の内容のデコードと制御記憶装置１０の
出力とにより決定される。内部バス（ＢＩ）２８は、例
えば１６ビツトの巾を有し、主としてプロセサ内の各レ
ジスタ間でデータを転送する為に使用される。

メモリーアドレスとデータも、内部バス２８を介して外
部バスに転送される。アドレスバスレジスタ５６は、例
えば１６ビツトの巾を有し、ロジツク２６Ｒと２６Ｔに
対して入出力アドレスやメモリー読出し書込みサソクル
の為のアドレスを転送するのに使用される。トランシー
バロジツク２６（２６Ｒおよび２６Ｔ）は、中央プロセ
サと外部バス間の唯一のインターフエースである論理回
路を含む。全てのデータ、アドレスおよび割込み信号は
、このトランシーバロジツク２６を通る。外部バスの動
作とトランシーバロジツク２６は上記米国特許第３，９
９３，９８１号でより詳細に記述されている。選択修飾
ロジツク（ＳＭ）５８は、制御記憶装置１０の制御記憶
ワードのＬＳ（左選択）フイールドおよびＲＳ（右選択
）フイールドにより行われるレジスタフアイル選択を修
飾するために使用されるＦレジスタのビツト（もしあれ
ば）を決定する。ＳＭロジツク５８は、制御記憶ビツト
２０，２４および２５の組合せに従つて、Ｆレジスタの
ビツト１乃至３、１０乃至１１、および１３乃至１５又
は１２乃至１５をＬＳ（左選択）ロジツク６０とＲＳ（
右選択）ロジツク６２へゲートする。ＬＳロジツク６０
およびＲＳロジツク６２は、レジスタの選択のため、セ
レクタ修節子５８の出力と制御記憶ビツト０乃至３又は
４乃至７の内容とを使用する。制御記憶ビツト０乃至３
は左側のセレクタ（ＬＳロジツク６０）により使用され
る。制御記憶ビツト４乃至７は右側のセレクタ（ＲＳロ
ジツク６２）により使用される。外部バスは、上記米国
特許第３，９９３，９８１号に示されるようなものであ
り、システム内の全ての装置（メモリも含めて）間の共
通連絡経路、すなわち共通インターフエースを与える。

外部バスは、設計上非同期であり、種々の速度を有する
装置をシステム内で有効に動作させ、３つ型の通信、即
ちメモリー転送、入出力転送、およびインタラプトを司
能にする。外部バスは、これに中央プロセサ、メモリー
装置、周辺装置コントローラ、通信コントローラ、等を
結合する。前述のレジスタ等は、１９７６年１月刊行の
「バネウェルレベル６ミニコンピユータハンドブツク］
と題されるバネウェル情報システム社の刊行物（注文番
号ＡＳ２２）により詳しく記述されている。第３図には
、レジスタ及びロジツク装置 （ＲＡＬＵ）１２が詳細に示されている。

ＲＡＬＵｌ２は、モノリシツクメモリ一社により製造さ
れ、１９７４年８月刊行の同社の刊行物に記載される４
つのモデル６７０１マイクロコントローラからなる。前
に述べた通り、ＲＡＬＵｌ２は４つの基本的区域、即ち
レジスタフアイル、シフトロジツク、算術ロジツク、お
よび制御ロジツクに区分される。最初にレジスタフアイ
ル７０に関して説明すると、このレジスタフアイル７０
は、データレジスタＤ１乃至Ｄ７、作業レジスタＤＯ（
又はＤ）およびＥ１および基底レジスタＢ１乃至Ｂ７を
含んでいる。レジスタＤ１乃至Ｄ７は、例えば１６ビツ
トワードのオペランドレジスタで、ビツト零は最上位ビ
ツトとして扱われる。レジスタＤとＥも、例えは１６ビ
ツトのレジスタで、フアームウエア動作の間データの操
作に使用され、レジスタＤは命令レジスタ（Ｆ）３６の
内容の複写保存に使用される。基底レジスタは、任意の
手続き、データ又はシステム内の任意の記憶場所を指示
することによりアドレスを形成するために使用される、
例えは１６ビツトのアドレスレジスタである。さらに基
底レジスタは自動インクレメント及び自動デクレメント
の機能を有し、これによつてスタツク、キユ一およびプ
ログラムループ操作に対してこれ等基底レジスタが容易
に使用出来る。マルチプレクサ／シフトロジツク８０，
８２は、それぞれ、シフト操作および通常のデータ転送
の双方に使用される２つの１６ビツトマルチプレクサか
ら基本的に構成される。

別の１６ビツトレジスタ（Ｑ）７６は２重オペランドシ
フトの為に設けられている。ロジツク８０内のマルチプ
レクサとレジスタフアイル７０内の任意のデータレジス
タとの間でデータが１ビツトずつ左又は右方にシフトさ
れる。本発明においてＱレジスタ７６はインデツタスさ
れないアドレスを通常含み、Ｅレジスタ（ＢＯ）はイン
デツクス値を含む。算術ロジツクは、２つの１６ビツト
のラツチ回路８４と８６、２つの２対１マルチプレクサ
８８、９０と、２つの１６ビツトインバータ９２，９４
と、加算装置９６と、出力マルチプレクサ９８からなる
。

入力ＬｌＯＯと関連するラツチは、左方のセレクタロジ
ツク６０により選択されたレジスタフアイル７０内のレ
ジスタからデータを受取る。同様に入力ＲｌＯ２と関連
するラツチは、右方のセレクタロジツク６２により選択
されたレジスタフアイル７０内のレジスタからデータを
受取る。これ等ラツチの出力は、それぞれ２対１マルチ
プレクサ８８，９０と出力マルチプレクサ９８とに送ら
れる。左方のマルチプレクサ８８は、入力ＬｌＯＯと関
連するラツチ８４からだけでなく入力側ＤｌＯ４を介し
て内部バス２８からもデータを受取る。右方のマルチプ
レクサ９０は、入力側ＲｌＯ２と関連するラツチ８６か
らだけでなく入力側ＱｌＯ６を介してＱレジスタ７６か
らもデータを受取る。これ等のマルチプレクサ８８，９
０の出力は、それぞれインバータ９２，９４を経て加算
器９６のＬ入力およびＲ入力に与えられる。加算器９６
は算術的演算の全てを行う。Ｌ入力およびＲ入力に加え
、制御記憶ワードビツト１６（桁上げインジエクト）を
受取るための入力が加算器９６に設けられている。加算
器９６の出力は出力マルチプレクサ９８と入力マルチプ
レクサ／シフトロジツク８０，８２とに与えられる。出
力マルチプレクサ９８は、ＲＡＬＵｌ２の主出力である
。出力マルチプレクサ９８からのデータは、プロセサ全
体に分配されるよう内部バス２８に与えられる。次に、
第２図および第３図を参照してプロセサとその動作をさ
らに詳しく説明する。

図示の申央プロセサは単一の内部バス２８を中心とした
配置構成で、この内部バス２８はプロセサロジツクの大
部分を相互接続するとともにレシーバ２６Ｒおよびトラ
ンスミツタ２６Ｔを介して外部バスに接続する。前述し
たように、Ｙレジスタ２２はメモリアドレスレジスタで
あり、Ｆレジスタ３６は命令取出しの間命令ワードを受
取るのに使用される。

内部バス２８における種々のビツトが、フアームウエア
分岐決定の際に使用されるため、テストロジツクに対す
る入力として用いられる。内部バス２８からのその様な
種々のビツトに含まれる情報は、種々のハードウエア制
御フリツプフロツプ５４に記憶される。内部バス２８は
ＲＡＬＵｌ２に対する入力でもある。内部バス２８は、
フアームウエアの制御下で動作する要素、例えば常数ゼ
ネレータ４０、ＲＡＬＵｌ２、およびＲＡＬＵｌ２から
のシフテイングによりロードされるバイト選択レジスタ
（ＸＢ）３２より，駆動または制御される。

現時の命令は、制御記憶装置１０の出力側で動的に得ら
れ、種々のロジツク要素で部分的にデコードされ、次い
でシステム内の残りの要素に対して指令を与えるよう使
用される。

「次のアドレス」ゼネレータロジツク５２は、制御記憶
ワード即ちフアームウエアワードにおける「次のアドレ
ス」フイールドを使用し、このフイールドとテストロジ
ツク５０により与えられるテスト条件とに従つて新らし
いアドレスを生成する。制御記憶装置１０は、数百ナノ
秒程度のプロセサクロツクサイクル１回につき次のアド
レスに進む。フアームウエア即ち制御記憶装置における
分岐はテストロジツク５０により検出される。

このロジツク５０は、内部状況フリツプフロツプ５４の
内容、内部バス２８の状態、およびＦレジスタ３６の内
容を使つてテスト条件が満たされるかどうかを決定する
。このテスト条件は、前述したように、「次のアドルス
」ゼネレータロジツクに対する一人力である。このテス
ト条件は又、各種の分岐操作の間２つの形態のアドレス
生成を選択するために使用される。各種のアドレス形成
に際してフアームウエア内の入口点を選択するＸＡ分岐
は、主としてＦレジスタ３６の内容に基いて入口点の決
定を行う。メモリからのオペランド取出しに関連するＸ
Ｒ分岐は、Ｆレジスタ３６の０Ｐコードフイールドによ
りそのエントリ点を決定する。更に別の例として、ＸＥ
分岐は、命令の０Ｐコードを基準とし、Ｆレジスタ３６
の０Ｐコードビツトにより可能化される。オペランドを
メモリに再び書込む仕方を決定する分岐であるＸＷ分岐
は、０Ｐコードのタイプおよび内部状況フリツプフロツ
プ５４に基いて実施される。前に述べたように、ＲＡＬ
Ｕｌ２の入力および出力には、内部バス２８からのデー
タ入力および内部バス２８への出力を二重化（Ｔｗｉｎ
）する事が出米るネツトワークが設けられる。

すなわち入カツイン・ロジツク４４を用いて、内部バス
２８からＲＡＬＵｌ２に対して１６ビツトの直接転送を
行うか、あるいは８つの左側最土位ビツトをＲＡＬＵｌ
２における１ワードの両バイト位置に二重化（複写）す
る事が出来る。同様に、ＲＡＬＵｌ２の出力に設けられ
た出力ツインネツトワーク６１はＲＡＬＵ出力の両半分
によつて内部バス２８を駆動できるようにする。ＲＡＬ
Ｕの右半分最下位ビツトは、内部バス２８に転送される
ワードの両バイト位置に二重化（複写）され得る。指標
レジスタのシフトは、あるタイプのアドレス指定の為行
われ、通常レジスターフアイル７０のＥレジスタである
指標レジスタに記憶された指標値をシフトする事により
行われる。インデッキシンクの間、その動作に従つて左
方又は右方にビツトがシフトされる。制御フリツプフロ
ツプ群即ちハードウエアフリツプフロツプ群５４は、い
くつかのフリツプフロツプからなる。

その１つは、現在実行中の命令がメモリ参照命令である
かどうかについてのトラツクを保持する為に使用される
。他はＲＡＬＵｌ２の出力がそれ以前のある時点で零で
あつたかどうかの事実を記憶するために使用される。Ｆ
レジスタ３６は、実際上１２ビツトの静的レジスタと４
ビツトの動的カウンタである。

Ｆレジスタの４つの右側ビツト、即ちビツト１２乃至１
５は零に向つてカウントダウンされ、その内容は「次の
アドルス」形成ロジツクで使用されるためテストされる
。このカウンタはシフトのカウントに使用される。即ち
、このＦレジスタ部分には、シフトが実行されるときの
シフト距離がロードされる。さらにこのＦレジスタ部分
（カウンタ）は、メモリ内にレジスタを保管および復元
してレジスターフアイル７０における１６個のレジスタ
を連続的にカウントする。テストロジツク５０は、種々
の制御記憶条件および０Ｐコード条件により可能化され
る複数個のセレクタを含み、一般にフアームウエアの実
行中の決定を行うのに使用されるテストを実施する。

ロジツク８０と８２は、加算器９６の出力をレジスタフ
アイル７０又はＱレジスタ７６に転送するか、加算器９
６の出力を１ビツト左方にまたは右方にシフトする。ロ
ジツク８０はレジスタフアイル７０内のレジスタに直接
結合される。もしレジスタフアイル７０への入力が１ビ
ツト右方か左方にシフトされると、制御ロジツクから適
当なシフト入力が与えられて不在ビツトを供給し、同時
に他のビツトが転出される。レジスタフアイル７０に含
まれるＥレジスタは、指標値を保持出来るレジスタであ
る。左側のセレクタロジツク６０と、右側のセレクタロ
ジツク６２と、ロジツク７２，７４を含むセレクタモデ
イフアイアロジツク５８も、ＲＡＬＵｌ２の制御ロジツ
クの一部をなしている。

制御記憶ビツト零乃至７とセレクタモデイフアイア５８
の出力とは、左右のセレクタ６０，６２の出力を決定す
る。制御記憶ビツト８乃至１５は、次のようなＲＡＬＵ
ｌ２ロジツクを制御する。即ち、ビツト８乃至１２は加
算器９６とマルチプレクサおよびインバータ８８，９０
，９２および９４を制御し、ビツト１３乃至１５は入出
力マルチプレクサ８０，８２および９８を制御する。前
に述べた様に、制御記憶装置１０は、プロセサ内部の各
動作を制御する際に使用する複数個のフアームウエアワ
ードを有する。第４図はこの様なフアームウエアの総括
的フローダイヤグラムで、主なフアームウエアルーチン
間の主な分岐を示す。以下、その概要を述べる。初期設
定ルーチン１１０は、システムのマスタークリアに続い
てエントリされる。

このルーチンは、プロセサ内の各種のレジスタやフロツ
プをクリアし、制御パネルがロツクされているかどうか
、即ち全ての制御パネルスイツチ等が無能化されている
かどうかを決定する。制御パネルはプロセサ内に含まれ
る要素であるがプロセサの動作に不可欠のものではない
ので図面中に示されていない。もし制御パネルがロツク
されていると命令取出しルーチン１１２に分岐が行われ
、さもなければ制御パネルルーチン１１４に入いる。命
令取出しルーチン１１２は、次に実行する命令を得るの
に用いられる。次の実行命令は、メモリーから送られて
くると、命令レジスタ（Ｆ）３６とＤレジスタにロード
される。ＸＦ（命令取出し）ルーチンの間、下記の諸条
件についてチエツクが行われる。即ち、（１）回復可能
なメモリエラー、（Ｉｉ）監視タイマまたは実時間クロ
ツクサービスの要求、（ＩｉＯ装置インタラプト、又は
ＵＶ）アンロツクされた制御パネルである。もしこれ等
の条件のいずれかが生じると、適当な卜・ルーチンに分
岐が行われ、さもなけれは（つまり上記条件のいずれも
生じなければ）アドレスルーチン１１６に入いる。

アドレスルーチン１１６は、主として、Ｆレジスタ３６
に含まれる命令の一般にアドレスシラブル部分と呼はれ
る部分のデコードに使用される。

このデコードは、次のルーチンが読出し（ＸＲ）ルーチ
ンか、実行（ＸＥ）ルーチンか、あるいは以下に記述す
る罷称（ＸＧ）ルーチンかを決定する。シフトのような
命令は、アドレスルーチン１１６内部で完全に実行され
る。これ等命令の実行の後、ＸＦ（命令取出し）ルーチ
ン１１２に入つて次の命令を取出す。読出しルーチン１
１８は、最後に有効なオペランドアドレスを計算し、オ
ペランドを得る位置を選択する。

必要に応じて、オペランドはこのルーチン中に得られる
。ある命令は読出しルーチン内で実行される。実行（Ｘ
Ｅ）ルーチン１２０は、大部分の中央プロセサ命令の実
行を完了するに使用されるいくつかのサブルーチンの１
つを選択する。書込み（ＸＷ）ルーチン１２２はオペラ
ンド又は命令実行後の結果を記憶する。このＷＲルーチ
ンには、（命令）実行後のアドレスシラブルにより指定
される記憶場所にオペランドを戻さねばならないような
命令を実行するときにのみ入いる。書込みルーチンに対
しては５つの入口点が利用司能であり、オペランドがメ
モリー又はレジスタに転送されるべきか、オペランドが
アドレスオペランドであるか、半ワードオペランドか完
全ワードオペランドであるかによつて特定の入口点が用
いられる。総称（ＸＧ）ルーチン１２４は、実行ルーチ
ンにより実行されないいくつかの命令を実行するのに使
用される。この様な命令の例としては、停止命令、トラ
ツプ条件命令からのリターン、又は実時間クロツク即ち
監視タイマーの状態に作用する命令がある。トラツプル
ーチン１２６には、トラツプ条件が検出されたときフア
ームウエア内の多くの記憶場所のどれか１つから入いる
。

インタラプトルーチン１２８には、プロセサによつて現
在実行されている処理に従つて多数のインタラプト源か
ら入いる。その様なインタラプト源には、例えば下記の
ものが含まれる。即ち、最終トラツプ保管区域の使用に
よるインタラプト、あるいはプログラムされたインタラ
プト、あるいは外部バスを介しての外部装置により生じ
るインタラプト、あるいは例えば電源の故障等によるイ
ンタラプトである。監視タイマ及び実時間クロツクルー
チン１３０には、もし監視タイマか実時間クロツクのい
ずれかが使用可能となれは、数ミリ秒毎（例えは、８．
３３ミリ秒毎）に入いる。他に、ルーチンの１つとして
与えられているのは、プロセサーロジツクの基本的な信
頼度テストを行う品質論理テストルーチン１３２である
。この様に、６つの主な分岐、即ちＸＦ，ＸＡ，ＸＧ，
ＸＲ，ＸＥおよびＸＷの各分岐は以下の如く使用される
。

即ち、ＸＦ分岐は次の実行命令を得るのに使われ、ＸＡ
分岐はＦレジスタ３６に含まれるアドレスシラブルのデ
コードに必要な時に使用され、ＸＧ分岐は個々の総称命
令間で選択が必要な時に使用され、ＸＲ分岐はＦレジス
タのデコードに基くオペランドの読出しに使用され、Ｘ
Ｅ分岐は各種のサブルーチン間の選択を行いかつ実際の
プロセサ命令を実行するのに使用され、ＸＷ分岐は命令
実行後にオペランドの記憶が必要な時に使用される。第
５図には、フアームウエアワード制御フオーマツトが示
される。

第５図から理解されるように、フアームウエアワードは
１２の別個フイールドに区分されている。これ等の各フ
イールドは、第２図および第３図および他の図面に示さ
れるようなハードウエアロジツクの種々の部分を制御す
る。第５図には、各フイールドを構成するビツトも示さ
れる。例えは、ＬＳフイールドは、フアームウエアワー
ドのビツト０乃至３からなる。以下は、各々のフイール
ドおよびその一般的用途の記述である。ＬＳフイールド
は、ＲＡＬＵｌ２内の１６個レジスタ７０の１つを選択
するのに使用される。

ＬＳ（左側選択）フイールドにより行われる選択は、セ
レクタ修飾子フイールド（ＳＭ）による修飾を施される
。ＬＳフイールドは、読出し動作の間だけ使用される。
ＲＳ（右側選択）フイールド（ＲＳ）は、ＬＳフイール
ドと同様に使用され、１６ＲＡＬＵレジスタ７０の同一
レジスタ又は別のレジスタを選択する。然しＲＳフイー
ルドは読出しと書込みの両方の動作に使用される。ＡＦ
ＣフイールドおよびＡＦフイールドは組合されて使用さ
れ、算術ロジツク装置即ち加算器９６内の全ての演算を
制御するために必要なデコードを行う。ＡＭフイールド
は出力マルチプレクサ８０，８２および９８を制御し、
これによりＲＡＬＵｌ２内の全てのデータ移動およびシ
フト操作を制御する。ＧＣフイールドは、３つのグルー
プに分類される種々のハードウエア動作を制御する。選
択される特定のグループは、ＧＣフイールドのビツト１
７および１８のデコードにより決定される。第１のグル
ープは、Ｐレジスタ２０、Ｉレジスタ１６およびＦレジ
スタ３６と関連する諸動作を制御する。第２のグループ
は、二重化（ツイン）ロジツク４４、Ｓレジスタ１４、
ＭＩレジスタ１８、ＸＢレジスタ３２、監視タイマおよ
び実時間クロツク、並びに各種のハードウエア制御用フ
リツプフロツプ群５４と関連する諸動作を制御する。第
３のグループは、制御パネルの動作と関連して使用され
る。フアームウエアワードのビツト２４と２５を含むセ
レクタ修飾子（ＳＭ）フイールドは、ＧＣフイールドに
含まれるビツト２０をも使用する。

もし２つのＳＭビツトが双方とも零に等しくこれ等が使
用されていない事を示すなら、ＬＳフイールドおよびＲ
Ｓフイールドによりなされる選択は何ら影響を受けない
。然し、もしＳＭビツト２４と２５が使用されるならは
、即ちこれ等が零でなけれは Ｆレジスタ３６の特定の
ビツトがＬＳフイ）ールドおよびＲＳフイールドの両方
と論理的にＡＮＤされ、その結果得られたフイールドが
レジスタフアイル選択に使用される。

内部バス制御フイールド（ＢＩ）は、情報を内部バスに
転送するのに使用される。外部バス制御フイールド（Ｂ
Ｓ）は、外部バスの中央プロセサー利用を制御するのに
使用される。分岐タイプフイールド（ＢＲ）は、特定の
テスト条件の結果として行われる分岐のタイプを決定す
る。テスト条件フイールド（ＴＣ）は、分岐タイプフイ
ールドに関連して使用される特定のテスト条件を決定す
る。「次のアト５レス」フイールド（ＮＡ）は、制御記
憶装置１０における次の順次フアームウエアワードアド
レスを規定する。本発明のトラツプ機構を詳細に述べる
前に、本発明のトラツプ構造と関連するインタラプト構
造について全般的に説明する。

インタラプト構造に関する詳細な説明および図解につい
ては、上記米国特許第３，９８４，８２０号および同第
４，０２０，４７１号を参照されたい。本発明のトラツ
プ構造に関連して使用されるインタラプト構造は、バス
１１に接続されたどの装置からでも中央プロセサー１３
がインタラプトを受取ることを可能とする。

従つて、例えＣまコントローラ１７はインタラプトの生
成が出来る。バスと接続した装置からのこのようなイン
タラプトは、外部インタラプトと呼ばれる。またコンピ
ユータプログラムの制御下で中央プロセサ内部で生成す
るインタラプトもある。システム内で生成されたインタ
ラプトは、プロセサ１３に対して外部又は内部の如何を
問わず、プロセサ１３内で処理されている現時のコンピ
ユータプログラムを含むシステム動作に対して非同期的
に生成される。

これらインタラプトは、前述したように、それらのイン
タラプト源がプロセサ１３に対して外部的であるか内部
的であるかに従つて分類される。外部的に生成されたイ
ンタラプトは、次のような事象即ち、ある装置の周辺装
置がサービスを要求する事、電源の故障が生じる事、例
えば予め定めた時間内で動作が生じなかつた事を監視タ
イマー又は実時間クロツク等を介して示す時間切れ（タ
イム・アウト）が生じる事等のいずれかにより生成出来
る。内部で生成されたインタラプトは、特別の命令即ち
一般に特権（ＬＥ）命令と呼はれる命令によりされ得る
。システム内のインタラプトと関連して種々の優先レベ
ルがある。

中央プロセサにおける各コンピユータプログラムは、６
ビツトレベルコードで規定された優先レベルで実行する
。プロセサ１３において実行中のコンピユータプログラ
ムは、その時実行中のプログラムのレベルより「高い」
優先レベルを有する事象により割込まれる。零に等しい
レベルは最優先順位を有し、比較的高い番号のレベルは
比較的低い優先順位を有する。システムにおいては、い
くつかのインタラプトレベル例えは６４の異なるインタ
ラプトレベルが使用され、それらレベルに零から６３迄
のレベル番号が附され、その場合レベル番号６３が最低
順位となる。各レベルと関連するのは、専用メモリ記憶
位置に記憶された対応インタラプトベクトル（１）であ
る。これらのインタラプトベクトルは、割込み保管域（
ＩＳＡ）に対するポインタである。実行中のプログラム
が割込みされる時、その文脈はその対応インタラプト保
管域内に記憶される。割込み中のプロセスの文脈は、割
込み中のレベルのインタラプト保管域から検索される。
この割込み中のプロセスは、次いでその割当てレベルで
実行を開始する。異なるプロセス又はプログラムは、異
なるレベルで実行される。更に、あるプロセス又はプロ
グラムは、これに関連するレベルを２つ以上有すること
もある。すなわち、そのようなプログラムは通常１つの
レベルで実行されるが、それが例えば電源故障以外のも
のによつて割込まれることを望まない場合で実行を開始
するときには、割込みされにくくなる様なレベルの変更
（より低い番号のレベルへの変更）が行われる。６４の
異なるレベルと関連するのは、どのレベルが現在活動状
態にあるか、即ちどのレベル（従つてどのプロセス）が
実行レデイ（Ｒｅａｄｙ）状態にあるかを示す６４ビツ
トのレジスタ（例えばメモリ内に配置されるもの）であ
る。

通常、現在実行中のレベルは最上位ビツトのセツトに対
応している。これ等６４ビツトは、活動フラツグビツト
と呼ばれ、外部のインタラプト要求によりセツトされ、
プロセサ１３内部で生成されるＬＥ命令によりセツトお
よび（又は）クリアされる。外部インタラプトが生じた
時、割込みされたレベルに対するインタラプト・ベクト
ルが抜出され、このベクトルはプロセサ１３内の選択さ
れたレジスタの内容を記憶するインタラプト保管域に対
してアクセスを行う。

これ等被選択レジスタは、例えは、プログラムカウンタ
、一般に使われるメモリレジスタの如き他の特殊レジス
タ、およびその他の汎用レジスタである。保管されねは
ならない内容を有するレジスタの数（例えは１６以下に
従い、例えばインタラプト保管域に含まれてよい１６ビ
ツトのインタラプト保管マスクレジスタ（ＩＳＭ）が、
保管すべきレジスタのサブセツトを制御する。インタラ
プトレベルに対するインタラプトベクトルは、保管され
たレジスタ内容をインタラプト保管域から各レジスタに
再びロードする際そのインタラプト保管域のアクセスに
使われる。割込み中のチヤンネルの識別名称（アイデン
テイフアイ）はそのインタラプト保管域のある場所に記
憶される。もし割込みを行うレベルのインタラプト・ベ
クトルが無効アドレスを含むならば、その割込みは受付
けられない。

特に、もしインタラプトベクトルが全て零である場合、
これは適正なインタラプト・ベクトルではあり得ない。
その理由は、定義によりベクトルは零以外の記憶場所か
ら開始するインタラプト保管域を指示しなければならな
いからである。もし割込みが受付けられれば、活動フラ
ツグビツトの走査が行われる。この様に、インタラプト
は、一般に現時プログラムと関連すず、少くとも現時プ
ログラムの操作、実行とは非同期である。

トラツプは、現時プログラムに同期し、ある意味で現時
プログラムにより生起される点で、インタラプトと区別
される。インタラプト構造の機能は、プログラムにとつ
て重要な事象がプロセサの外部で生じたときに中央プロ
セサの行う動作に関連する。これに対し、トラツプ機構
の機能は、実行中のプログラムにより生じる諸条件（そ
れが違法の命令であるか、存在しない装置オプシヨンで
あるか、存在しないメモリのアドレス指定の試みである
かは問わない）を取扱うプロセサ能力に関連し、この様
な条件が生じる毎に時間を要するテストを行うことなく
自動的にその条件を取扱うプログラムシーケンスに入る
ものである。更に、インタラプト構造に関しては、適当
な数のインタラプトレベルを与える事により、プロセサ
が優先されるタスクの実行を制御し、これによりインタ
ラプト機能を果す為の複雑なソフトウエアの必要をなく
す事が出来るという利点がある。これに対し、トラツプ
構造の利点は、多くのインラインテストの必要を除く事
により更に効率の良いコンピユータプログラムの書込み
を可能にすること、およびトラツプ・ハンドリング機構
が中央プロセサオプシヨンをシミユレート出来るために
、そのようなオプシヨンを有しないシステムにおいてそ
のようなオプシヨンを使うプログラムの実行を可能にす
ることである。前に述べた様に、プロセスからのトラツ
プ、即ち本来実行されたであろう通常のプロセスからの
逸脱は、次のような事象によつて発生する。

即ち、エラー条件の手直しを要求するトレース命令、ハ
ードウエアにはない科学的オプシヨン、ハードウエアに
は含まれない算術計算能力、ハードウエアには含まれな
いその他の能力、無効なアドレス、例えばプロセサ内の
算術計算ユニツトにより生成されたオーバフロー条件、
特権命令動作の非特権的使用、プロセサに関連するメモ
リ内の保護域に対する非特権的参照、使用不能のメモリ
スペースに対する参照、メモリのパリテイエラー条件等
である。トラツプ条件が生じたとき、このトラツプに関
連する文脈が、トラツプ文脈保管域のプールから取出さ
れた１つの保管域に記憶される。

次いでこの保管域は現時プロセスの文脈にリンクさせら
れる。最後にトラツプのタイプに固有のトラツプハンド
リング手続に入つて、トラツプハンドリングが開始する
。トラツプ条件（状態）からの復帰は、トラツプエント
リ手順の逆で、逐時的にトラツプ保管域から文脈を所定
レジスタに再ロードし、現時プロセスの文脈から保管域
をアンリンクし、最後にトラツプ保管域のプールにこの
トラツプ保管域を戻す。次に、本発明のトラツプ機構を
第６図に関して説明する。

メモリ１５におけるデータ構造において、トラツプ機能
を果たすためプロセサ１３の使用に供される４つの要素
がある。

その第１は複数個存在するトラツプ文脈保管域ＴＳＡ２
ＯＯである。各ＴＳＡ２ＯＯはメモリ１５内で例えば８
ワードプロツクから構成され、トラツプのエントリ時に
は文脈がそれらワードプロツクに保管され、トラツプか
らの復帰時にはそれらワードプロツクから文脈が復元さ
れる。ＴＳＡプロツク２００における第１の記憶場所は
、ＴＳＡＰ（ＴｒａｐＳａｖｅＡｒｅａＰＯｉｎｔｃｒ
）と呼ばれる。このＴＳＡＰは、リンクされたＴＳＡス
トリングにおける次のＴＳＡに対するリンクである。も
し次のＴＳＡがＴＳＡストリングにおける最後のＴＳＡ
であるならば、そのＴＳＡＰは零に等しい。従つて、各
ＴＳＡにおいては残りの７つの場所が実際上文脈の保管
および復元機能のために使われる。この７つの場所に保
管され復元され得る文脈について全般的な記述を行う前
に、注記すべき重要な点がある。すなわち例えば６４の
インタラプトレベルに対して６５のＴＳＡストリングが
存在し得ることである。この場合６４のＴＳＡストリン
グが６４のレベルにそれぞれ対応し、各レベルで現在取
扱われているトラツプにより保管される文脈を含む。６
５番目のストリングは、将来のトラツプに対して使用可
能である空のＴＳＡからなる。

この様な６５番目のストリングは、以下に述べる如くＴ
ＳＡプール２１０と呼ばれる。トラツプ文脈保管域ＴＳ
ＡにおいてＴＳＡＰ以外の７つの場所には、Ｉレジスタ
１６の文脈に対する場所、データレジスタ、例えばデー
タレジスタＤ３の文脈に対する場所、トラツプが呼込ま
れたとき実行中の命令の最初のワードに対する場所、お
よびトラツプ呼込みのときのシステム状況インジケータ
群のコレクシヨンを含む、いわゆるＺワードに対する場
所が含まれる。

そのようなシステム状況情報は、トラツプがエントリす
る前のプロセサ１３の特権状態情報のような情報を含み
、その中の１ビツトフイールドは現時命令がメモリ参照
命令であつたかを示し、他の４ビツトフイールドは現時
命令の開始以来取出されたワードの数を示し、他の４ビ
ツトフイールドはこの命令のオペランドのどのビツト又
はバイトがいま問題とされているか等を示す。その他、
ＴＳＡにおけるこの様な７つの場所に含まれるのは、メ
モリーにおけるオペランドの有効アドレスと、プログラ
ムカウンタ２０の内容と、基底レジスタの１つ、例えば
基底レジスタＢ３の内容である。４つのトラツプ構造要
素の内２番目の要素は、どんなインタラプトレベルとも
関連し、どんなタイプのトラツプでも使用可能な区域で
ある空白ＴＳＡ２ＯＯのプール２１０である。

これは、潜在的に６５番日となるＴＳＡストリングから
なり、専用メモリ位置の「次に使用可能なトラツプ保管
域］ポインタによつて指示される。第３のトラツプ構造
要素は、例えば６４のインタラプトレベルに対応する６
４個のインタラプト文脈保管域１ＳＡ２０４である。

各インタラプト文脈保管域の最初のワードはトラツプ保
管域ポインタＴＳＡＰである。このＴＳＡＰは、その関
連インタラプト保管域のレベルで実行中のトラツプによ
り保管される文脈を含むＴＳＡストリングに対するポイ
ンタである。上記米国特許第４，０２０，４７１号に示
されるように、インタラプト保管域２０４は、割込み装
置のチヤンネルやレベル番号の如き文脈、および例えば
プログラムカウンタ２０の内容やデータレジスタ、基底
レジスタの如き他のレジスタの内容を含んでいる。

マスクも又インタラプト保管域に記憶される。このマス
クは、例えば、プロセサ内の各種レジスタの中でどのレ
ジスタの内容が保管されるべきかを決定する為に使用さ
れる。従つて、このマスクは、レベル番号に従つて各種
のレジスタの内容を保管するのに使用される。１つのイ
ンタラプトに応答して保管される内容は、割込みされた
プロセスの文脈が新らしい割込みプロセスの実行後に戻
され得 （る様に十分なものでなければならない。

ＩＳＡ２Ｏ４と関連しているのは、例えば６４個のイン
タラプトベクトル２１２である。

現時のインタラプトレベルは、そのインタラプトレベル
と関連するインタラプトベクトルを指示するようなアド
レスを形成される。第６図に示される実施例においては
、インタラプトベクトル３０が現時のインタラプトベク
トルとして示されている。現時のインタラプトレベル（
）アドレスを生成させる方法は、上記米国特許第４，０
２０，４７１号に示されている。然しながら、そのよう
なアドレスの生成方法は本発明には関係がなく、さらに
はその他のアドレス生成方法も使用可能であることに留
意されたい。トラツプ構造における４番目の要素は１組
のトラツプベクトル２０６である。

各々のトラツプベクトルは、別個のトラツプにより生起
された条件を取扱う別個の手続の開始アドレスを含んで
いる。これらの手続は、プロセスまたはコンピユータプ
ログラムに従属するものではなく、むしろトラツプのク
ラス（種類）に特有のものである。即ち、全てのプロセ
スは、どんなインタラプトレベルにおいても同じ組のト
ラツプハンドリング手続を用い、トラツプの各クラス（
種類）が個別の手続を呼出す。而して、種々のトラツプ
クラスがあり、例えば９種のトラツプクラスが設けられ
る。この様に、各トラツプベクトル２０６は、トラツプ
ハンドリング手続のための開始アドレスからなるテーブ
ル内にそれと対応する開始アドレスを有する。このよう
なトラツプハンドリング手続は、いわゆるモニタ呼出し
命令、トレース（追跡）命令、浮動小数点オペレーシヨ
ンコード、規定されないオペレーシヨンコード、オーバ
ーフロー条件、特権命令の非特権的使用、不明資源、プ
ログラム論理エラー、およびパリテイエラーである。必
要に応じて他のトラツプハンドリング手続を追加するこ
とができる。第６図は、本発明のトラツプ構造の典型的
なプロツク図を示す。

トラツプ保管域２００のプール２１０は、例えばＮから
Ｎ＋Ｘトラツプ保管域を含むものとして示されている。
ＮＡＴＳＡＰ２Ｏ２はＴＳＡＮ（２００−Ｎ）を指示し
、ＴＳＡＮ（１７）ＴＳＡＰはＴＳＡＮ＋１を指示する
如くである。次のトラツプが生じたとき、このトラツプ
は、保管される各種の文脈を現時プロセスに関連ずける
即ち結合するため、プール２１０からＴＳＡＮをアンリ
ンクする。このアンリンキングに続いて、ＮＡＴＳＡＰ
はＴＳＡＮ＋１を指示する。次いでＴＳＡＮ（：！）Ｔ
ＳＡＰは、もし現在のレベルのインタラプト保管域と関
連する従前のトラツプ保管域がなければ零を指示するが
、そうでなければ現行のＩＳＡ２Ｏ４のＴＳＡＰにより
それまで指示されてきた従前のトラツプ保管域を指示す
る。この様に、プール２１０から新らしく獲得されたＴ
ＳＡ２ＯＯは現時のＩＳＡと、それまでこれに結合され
てきたＴＳＡとの間に挿入される。各インタラプトベク
トルは、インタラプト保管域２０４と関連させられる。
すなわち、ＶＯはＩＳＡＯと関連し、ＩＶ３ＯはＩＳＡ
３Ｏと関連する。例えば、あるインタラプト保管域の最
初の場所は、このインタラプトレベルで使用された最後
（最近）のトラツプ保管域を指示するトラツプ保管域ポ
インタＴＳＡＰを含む。もしそのインタラプト保管域に
より現在使用中であるトラツプ保管域がない場合、ＴＳ
ＡＰは零を指す。１つのインタラプト保管域と関連する
トラツプ保管域が２つ以上あつてもよい。

例えば、インタラプトベクトル３０は、３つのトラツプ
保管域を指示するＩＳＡ３Ｏを指示する。すなわち、Ｉ
ＳＡ３ＯのＴＳＡＰはＴＳＡ２を指示し、ＴＳＡ２のＴ
ＳＡＰはＴＳＡ３を指示する如くである。

実際、トラツプはトラツプハンドリングルーチンの実行
に応答しても生じるため、２つ以上のトラツプ保管域が
必要となる。例えば、プロセスがインタラプトレベル３
０で行われているとき、０Ｐコード命令が検出され、か
つこの命令の実行に必要な要素がシステム内に設けられ
ていない場合が考えられよう。また例えば、０Ｐコード
は特殊な算術計算ユニツトを必要とするが、このユニツ
トがシステム内に含まれていない場合が考えられよう。
この様な場合にはトラツプ条件が生じ、文脈はプール２
１０からの適当なトラツプ保管域に記憶され、そのトラ
ツプタイプに対するトラツプベクトルがアドレスされる
。さらにこのトラツプベクトルは、第２図に示すプロセ
サに含まれるコンピユータプログラムによりベーシツク
な能力でその特殊な算術計算ユニツトを工ミニレートす
るよう設計されたトラツプハンドリング手続をアドレス
する。従つて、レベル３０のプロセスは、そのような実
際には備えられていない特殊な算術計算ユニツトに対す
るトラツプハンドリング手続を用いて実行を続行する。
この様なトラツプハンドリング手続によるエミユレーシ
ヨンの間、例えばパリテイ−エラーが検出されるものと
しよう。その場合、別のトラツプ条件が検出され、別の
トラツプ保管域が文脈の記憶のためＩＳＡ３Ｏにリンク
され、この別のトラツプ条件に対するトラツプハンドリ
ング手続が呼込まれてそのパリテイエラー条件を処理（
ハンドリング）する。パリテイエラー条件のハンドリン
グが終了すると、このパリテイエラーのハンドリングに
使われたトラツプ保管域がトラツプ保管域のプール２１
０に戻される。工ミニレートされた特殊な算術計算ユニ
ツトに対する元のトラツプ保管域は、その後に戻される
。上述したように、各種のレジスタの文脈がトラツプ保
管域に記憶されたなら、当該トラツプを取扱うトラツプ
ハンドリング手続の場所を識別する事が必要であり、次
いで、トラツプ条件に応答してこの文脈を記憶するのに
使用され、かつ依然としてプール２１０内にリンクされ
ているトラツプ保管域をアンリンクする事が必要である
。

これに続いて、このトラツプ保管域を現在割当てされて
いるインタラプト保管域にリンクする事が必要である。
トラツプ保管域がその目的を果した後、前述の順序を逆
にしてこのトラツプ保管域をプール２１０に入れる必要
がある。この様に、一たん文脈がトラツプ保管域に保管
されると、トラツプ番号に基くトラツプベクトルアドレ
スを用いてトラツプベクトル２０６の１つをアドレス指
定する。前に説明した様に複数のトラツプベクトルがあ
り、各々のベクトルはインタラプトレベルとは無関係に
異なるタイプのトラツプを取扱う為に使われる異なるト
ラツプハンドリング手続を指示する。即ち、インタラプ
トレベル１５で実行中のプロセスは、例えばレベルＩＶ
Ｏ又はＩ６３で実行中のプロセスと同じトラツプハンド
リング手続を用いる事が出来る。つまりトラツプベクト
ル２０６の１つをアドレス指定するのに用いたトラツプ
番号は、トラツプの性質（タイプ）から得られる。この
様に、例えば、もしパリテイエラーが存在するならば、
このエラーが検出されてトラツプ番号に関連するビツト
コードが生成される。この様にトラツプ番号を生成し、
これによりトラツプベクトルをアドルス指定する方法は
、インタラプトベクトルをアドレス指定するためのビツ
トコードの形成に使用される方法と類似している。この
様なトラツプベクトルのアドレス生成の詳細な設計は本
発明に関連しない。ただ、異なるトラツプ条件に対して
異なるトラツプ番号が受取られることだけが関連する。
トラツプベクトルの１つがアドレス指定されると、この
トラツプベクトルがそのトラツプと関連するトラツプハ
ンドリング手続２１４をアドレスする。前に述べた仕方
で、この手続は実行され、実行後その手続から出て、関
連トラツプ保管域がトラツプ保管域プール２１０に戻さ
れる。次に第７図に関して、トラツプ条件の検出に応答
して生じる動作のシーケンスを説明する。

「次に使用可能なトラツプ保管域］ポインタＮＡＴＳＡ
Ｐ２Ｏ２により指示される保管域２００（第７図におい
ては３００）は、トラツプと関連する文脈をロードされ
る。

便宜上、ＮＡＴＳＡＰ２Ｏ２により指示されるこのトラ
ツプ保管域には参照符号３００を付す。

又説明を簡単にする為、２つだけのトラツプ保管域３０
０と３０２がトラツプ保管域のプール２１０内に示され
ている。この様に、各種の要素の文脈がＴＳＡ３ＯＯに
記憶される。

続いて、Ｉレジスタ、Ｄ３レジスタおよびＦレジスタの
文脈、状況情報（Ｚ入力）、有効アドレス（ＥＡ）、プ
ログラムカウンタ、および基底レジスタＢ３が、図示さ
れる場所に書込まれる。次に、このトラツプ保管域３０
０はプール２１０からアンリンクされ、次いで現行のプ
ロセスインタラプトレベルのインタラプト文脈保管域に
結合するトラツプ文脈保管域ストリングの先頭にリンク
される。このアンリンクおよびリンク操作は、点線３０
４，３０６および３０８により示されるようなアドレス
の３角状の回転により実施される。すなわち、ＴＳＡ３
ＯＯに対するトラツプ保管域ポインタがポインタＮＡＴ
ＳＡＰ２Ｏ２に取つて代り、このＮＡＴＳＡＰ２Ｏ２が
、現在のレベルのインタラプトベクトル２１２により指
示されるインタラプト保管域であるインタラプト保管域
２０４のＴＳＡＰに取つて代る。

ＩＳＡ２Ｏ４のＴＳＡＰは、ＴＳＡ３ＯＯのＴＳＡＰに
取つて代る。このアドレス回転に続いて、トラツプ条件
の性質（タイプ）の検出に応答して与えられるトラツプ
番号を用いて適当なトラツプベクトル２０６をアドレス
指定する。選択されたトラツプベクトルは、次いでプロ
グラムカウンタ２０にロードされてトラツプハンドリン
グ手続２１４の開始を指示する。その結果、トラツプ保
管域３００は、ＩＳＡ２Ｏ４とそれまでＩＳＡ２Ｏ４に
結合されていたＴＳＡ３ｌＯとの間に結合される。トラ
ツプの完了と同時に、こうして得られたトラツプ保管域
とリンク又はポインタとによる編成は、第８図において
実線により示される。第８図は又、トラツプ保管域がト
ラツプ保管域のプール２１０に戻される方法をも示す。
トラツプ条件の時、使用されたトラツプ保管域は現時プ
ロセスの文脈の一部となり、もしこのプロセスがトラツ
プのサービスの間割込みされた場合、そのトラツプ保管
域は、このプロセスが再開される迄インタラプト文脈保
管域にリンクされた状態を維持する。

プロセスが再開されたとき再びトラツプサービスが行わ
れ、最後にトラツプ保管域は解放される。従つて、第８
図において、トラツプルーチンの完了時点で、ＮＡＴＳ
ＡＰ２Ｏ２はＴＳＡ３Ｏ２を指示する。

インタラプトベクトル２１２はインタラプト保管域２０
４を指示し続けるが、その保管域２０４のＴＳＡＰはＴ
ＳＡ３ＯＯを指示し、更にこのＴＳＡ３ＯＯのＴＳＡＰ
はＴＳＡ３ｌＯを指示する。すなわち、ＴＳＡ３ＯＯは
１ＳＡ２０４とＴＳＡ３ｌＯとの間に結合されている。
ＴＳＡ３ｌＯのＴＳＡＰは、ＴＳＡ３Ｏ２のＴＳＡＰと
同様に、後続のトラツプ保管域がない事を示す零を指示
している。これは、ＴＳＡ３ｌＯに関しては、これ以上
のトラツプ保管域がこのインタラプトレベルと関連しな
い事を意味し、又ＴＳＡ３Ｏ２に関しては、これ以上の
ＴＳＡ２ＯＯがＴＳＡのプール２１０にない事を意味す
る。この様な条件（零指示）が検出されると、その時点
においてある手続に入り、これにより追加のＴＳＡが本
発明のシステムによる将来の使用のためトラツプ保管域
プールに形成される。トラツプの完了したとき、即ちト
ラツプハンドリング手続からこのトラツプの検出時に実
行されていた手続に戻る準備ができたとき、ある命令の
実行に応答して、保管された文脈の一部を再ローデング
し次いでこのトラツプ保管域をプロセスの文脈からアン
リンクし、これを使用可能のトラツプ保管域プール２１
０に戻す作用を有する信号が可能となる。

最初に、トラツプ動作からのリターンと同時に、図示さ
れた要素、即ちＩ，Ｄ３，Ｓ（Ｐ），ＰおよびＢ３の諸
レジスタ内容がトラツプ保管域３００において図示され
た場所からそれら各要素に再ロードされる。Ｓ（Ｐ）の
表示は、システム内、例えば第２図のハードウエア制御
部５４内に含まれる各種の状況レジスタを表示する。ト
ラツプ保管域のアンリンキングとプール２１０へのリタ
ーンは、第８図の点線３２０，３３２および３２４によ
り示されるようなアドレスの三角型回転により行われる
。すなわち、ＴＳＡ３ＯＯのＴＳＡＰ（即ち、ＴＳＡ３
ｌＯ）はインタラプト保管域２０４におけるＴＳＡＰに
取つて代り、保管域２０４のＴＳＡＰ（即ち、ＴＳＡ３
ＯＯ）がＮＡＴＳＡＰ２Ｏ２に取つて代り、これが更に
ＴＳＡ３ＯＯの元のＴＳＡＰに取つて代る。従つて、ト
ラツプ条件からのリターンの後の編成は、このトラツプ
のエントリの前に存在していたものと同じである。第９
図の流れ図には、本発明のトラツプ機構を編成するため
制御記憶装置１０の制御ワードを与える方法が示されて
いる。

この流れ図は、文脈保管に使用され、あるいはトラツプ
保管域プール２１０からのトラツプ保管域アンリンキン
グの際使用されるフアームウエア制御記憶ワードを示す
。プール２１０に対するトラツプ保管域２００のリター
ンは、第９図に示される方法と同様であるが逆の方向に
行われる事になる。各種のポインタが交換又は更新され
る機構は、例えば、１９７０年１２月８日発行の米国特
許第３，５４６，６７７号、１９７２年７月１８日発行
の同第３，６７８，４６１号、および１９７１年１０月
１９日発行の同第３，６１４，７４６号に開示された装
置に示されている。更に第９図において、Ｙレジスタ２
２、ＲＡＬＵｌ２に含まれるＱレジスタ、又ＲＡＬＵｌ
２に含まれるＤレジスタおよびＦレジスタ３６等の各種
のレジスタがプロセサ１３において使用される事が判る
。「次に使用可能なトラツプ保管域］ポインタ２０２に
より指示されたトラツプ保管域の種々の場所にこれらレ
ジスタの文脈が保管され、トラツプハンドリング手続の
開始アドレスを得てこれがＲＡＬＵｌ２のＥレジスタに
ロードされ、現時のレベルに対するインタラプトベクト
ルが得られると、第７図に示された三角型のアドレス回
転によるポインタのスワツピングが始められる。トラン
プハンドリング手続が完了すると、トラツプ保管域にお
ける文脈の使用の後、トラツプ保管域はトラツプ保管域
プール２１０に戻される。このようにして、トラツプ条
件からのリターンが完了する。以上本発明の一実施例に
ついて例示したが、本発明の技術的思想の範囲内で多く
の変更が可能である事を理解されたい。

【図面の簡単な説明】

第１図は本発明が含まれる環境を示す図、第２図は本発
明を包含するデータプロセサの全体的プロツク図、第３
図は第２図に示されるデータプロセサにおいて使用され
るマイクロプロセサの論理回路の全体的プロツク図、第
４図は第２図のデータプロセサに含まれる制御記憶装置
に設けられたフアームウエアルーチンを示す全体的プロ
ツク図、第５図は制御記憶装置に含まれるフアームウエ
アワードが編成される型式を示す図、第６図は本発明の
システムに含まれる各種の構成（特にトラツプ構造）を
示す全体的プロツク図、第７図は本発明のシステムがト
ラツプ条件に応答する方法を示すプロツク図、第８図は
本発明のシステムがトラツプ条件から脱する方法を示す
プロツク図、および第９図は本発明の諸目的の為制御記
憶装置に用いられるフアームウエアを示すフローチヤー
トである。 １０・・・・・・制御記憶装置、１１・・・・・・外部
（共通）バス、１２・・・・・・レジスタ及び論理装置
（ＲＡＬＵ）、１３・・・・・・中央プロセサ、１４・
・・・・ルジスタ、１５メモリ装置、１６・・・・・・
インジケータレジスタ（）、１７，１９・・・・・・コ
ントローラ、１８・・・・・・ＭＩレジスタ、２０・・
・・・・プログラムカウンタ（Ｐレジスタ）、２２・・
・・・・Ｙレジスタ、２４・・・・・・バスデータレジ
スタタ（ＢＤ）、２６・・・・・・トランシーバロジツ
ク、２８・・・・・・内部バス、３０・・・・・・割込
みレジスタ、３２・・・・・・ＸＢレジスタ、３４・・
・・・・デコーダロジツタ、３６・・・・・・Ｆレジス
タ、４０・・・・・・定数ゼネレータロジツク、４２・
・・・・・マルチプレクサ、４４・・・・・・入カツイ
ンロジツク、５０・・・・・・テストロジツク、５２・
・・・・・アドレス生成ロジツク、５６・・・・・・ア
ドレスバスレジスタ、５８・・・・・・選択修飾ロジツ
ク（ＳＭ）、６０・・・・・・左側セレクタロジツク、
６２・・・・・・右側セレクタロジツク、７０・・・・
・・レジスタフアイル、８０，８２・・・・・・マルチ
プレクサシフトロジツク、８４，８６・・・・・・ラツ
チ回路、８８，９０・・・・・・マルチプレクサ、９２
，９４・・・・・・インバータ、９６・・・・・・加算
器、９８・・・・・・マルチプレクサ、１１０，１１２
，１１４，１１６，１１８，１２０，１２２，１２４，
１２６，１２８，１３０，１３２・・・・・・ルチーン
。

Claims (1)

1. 【特許請求の範囲】 １ 各々が情報を記憶するための複数個の場所を含む複
   数個のトラップ保管域と、前記トラップ保管域の各々に
   別のトラップ保管域を指示するポインタ手段を含み、こ
   れにより第１のトラップ保管域が第２のトラップ保管域
   を指示し、第２のトラップ保管域が第３のトラップ保管
   域を指示しその結果最後のトラップ保管域が指示される
   ようにしてこれら複数個のトラップ保管域を相互にリン
   クしたトラップ保管域プールを形成する第１のリンク手
   段と、データ処理システムと結合されてシステムによる
   データ処理を要求する複数の装置に各々割当てられ、第
   １の優先順位のインタラプトレベルが第２の優先順位の
   インタラプトレベルよりもシステム内で優先権を有する
   というような複数のインタラプトレベルの内いずれかの
   前記装置に割当てられた１つのインタラプトレベルを表
   示するための表示手段と、予め定めた条件に応答して、
   予め定めたソースからの情報を前記トラップ保管域の１
   つにおける前記場所にロードするための装置と、前記予
   め定めた条件に応答し、前記トラップ保管域プールから
   前記トラップ保管域の１つをアンリンクするための装置
   と、前記の予め定めた条件に応答し、この条件の発生時
   に前記優先権を有する前記インタラプトレベルの１つと
   関連したプロセスに前記アンリンクされたトラップ保管
   域をリンクするための第２のリンク手段と、を備えるこ
   とを特徴とするデータ処理システム。 ２ 特許請求の範囲第１項記載のデータ処理システムで
   あつて、前記予め定めたソースが、システムと結合され
   たメモリ内のアドレス位置に関連した情報と、状況表示
   と、命令及びデータ転送情報とを記憶するための複数個
   のレジスタを含むことを特徴とするデータ処理システム
   。