JPS59117168A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS59117168A JPS59117168A JP57226103A JP22610382A JPS59117168A JP S59117168 A JPS59117168 A JP S59117168A JP 57226103 A JP57226103 A JP 57226103A JP 22610382 A JP22610382 A JP 22610382A JP S59117168 A JPS59117168 A JP S59117168A
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- JP
- Japan
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- resistor
- fet
- gate
- active layer
- voltage
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/80—FETs having rectifying junction gate electrodes
Landscapes
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明のオリ用分野〕
本発明は、ＧａＡｓ回路に於いて、定電圧を供給する回
路の製造上のバラツキをすくなくするための抵抗層と電
界効果トランジスタの糾合せの半導体装置の製造方法で
ある。
路の製造上のバラツキをすくなくするための抵抗層と電
界効果トランジスタの糾合せの半導体装置の製造方法で
ある。
第１図に示すような論理回路に於いて、ＶＤＤとＶｓｇ
間に一定電圧を印加し、ＶａｌにＦ’ＥＴＱｔ 、 Ｑ
２のしきい値電圧ＶＴより低い電圧、ＶＯ２はＶｔより
高い電圧を印加すれは、ＦＥＴＱ、ｒに定電流源ＦＥＴ
Ｑｓできまる電流工が流れる。
間に一定電圧を印加し、ＶａｌにＦ’ＥＴＱｔ 、 Ｑ
２のしきい値電圧ＶＴより低い電圧、ＶＯ２はＶｔより
高い電圧を印加すれは、ＦＥＴＱ、ｒに定電流源ＦＥＴ
Ｑｓできまる電流工が流れる。
従ってＦ’ＥＴＱＩ （７）ドレイン電圧Ｖｉ （ＶＤ
Ｄ −＆ ＸＩ）になり１．ＦＥＴＱ２のドレイン電圧
はＶＤＤＶＣなる。
Ｄ −＆ ＸＩ）になり１．ＦＥＴＱ２のドレイン電圧
はＶＤＤＶＣなる。
上述の電圧印加法をＶＧ！とＶａ２で逆にすれば今度は
、ＦＥＴＱｌのドレイン電圧はＶＤＤになり、ＦＥＴＱ
２のドレイン電圧は（ＶＤＤ −Ｒ，２Ｉ ）となる。
、ＦＥＴＱｌのドレイン電圧はＶＤＤになり、ＦＥＴＱ
２のドレイン電圧は（ＶＤＤ −Ｒ，２Ｉ ）となる。
このよりな１９」路に於いて、電ｍ、酸圧ＶＤＤ 、
Ｖｓｓが変化しないとき、出力電圧ＶＯＬ ＝Ｒ＋ Ｉ
Ｏｒ Ｒ２Ｉとなる。この出力電圧Ｖｏｔ、は、抵抗
Ｒ＋ 、Ｒ２のバラツキと定電流源用ＦＥＴＱ、３で
きまる電流■のバラツキで支配される。
Ｖｓｓが変化しないとき、出力電圧ＶＯＬ ＝Ｒ＋ Ｉ
Ｏｒ Ｒ２Ｉとなる。この出力電圧Ｖｏｔ、は、抵抗
Ｒ＋ 、Ｒ２のバラツキと定電流源用ＦＥＴＱ、３で
きまる電流■のバラツキで支配される。
通常これらのバラツキをなくすためには次のような手段
をとる。抵抗値Ｒ１、Ｒ２のバラツキをおさえるには絶
対値を制限する必要があ、ｊ７、Ｒ１゜Ｒ２を構成する
インプラ打込みシート抵抗を厳しく±１％程度におさえ
る必要がある。
をとる。抵抗値Ｒ１、Ｒ２のバラツキをおさえるには絶
対値を制限する必要があ、ｊ７、Ｒ１゜Ｒ２を構成する
インプラ打込みシート抵抗を厳しく±１％程度におさえ
る必要がある。
−ツバ定電流源用Ｆ’ Ｅ ’１” Ｑ３で＠まる電流
■のノくラッキ全おさえるだめには、ゲート巾、ゲート
長共人きくしてマスクの影、暫゛を小さくシ、シきい値
′山１月’−Ｖｒを±０５％に制御するか、ＰＥＴのゲ
ート１Ｉ下を食刻することにより電流Ｉをおさえる。
■のノくラッキ全おさえるだめには、ゲート巾、ゲート
長共人きくしてマスクの影、暫゛を小さくシ、シきい値
′山１月’−Ｖｒを±０５％に制御するか、ＰＥＴのゲ
ート１Ｉ下を食刻することにより電流Ｉをおさえる。
以上のように、上記方法では、出力′電圧を一定化する
ためにＰ ト： Ｔのマスク寸法を犬キくシてゲート面
積を犬さくしたり、あるいはインプラ条件、アニーノＬ
粂件等、プロセス変動を厳しくおさえる必要がちる等と
間：げ１がある。
ためにＰ ト： Ｔのマスク寸法を犬キくシてゲート面
積を犬さくしたり、あるいはインプラ条件、アニーノＬ
粂件等、プロセス変動を厳しくおさえる必要がちる等と
間：げ１がある。
本発明の目的は、プロセス変動に対応して、定電圧を供
給する回路の製造上のノくラツキをすくなくするだめの
抵抗層と電界効果トランジスタの半？ｑ体製１ｊ′１”
、を提供することを目的とする。
給する回路の製造上のノくラツキをすくなくするだめの
抵抗層と電界効果トランジスタの半？ｑ体製１ｊ′１”
、を提供することを目的とする。
第１図の回路に於いて、出力電圧ＶＯＬは、Ｒ■によっ
て９４る。Ｒをきめる能動層とＦ”ＥＴＱ、３の能動層
を同一プロセスでつくるとき、能動層の厚みｔとする。
て９４る。Ｒをきめる能動層とＦ”ＥＴＱ、３の能動層
を同一プロセスでつくるとき、能動層の厚みｔとする。
変動中Δｔとすると、インプラ抵抗層ＲＸ１．／（ｔ＋
Δｔ）に比例する１、一方このインプラ抵抗層の厚みの
変動を抵抗値の測定よシ推定し、その１／２ΔｔをＦＥ
ＴＱ３のゲート直下の食刻をするとＩｄｓ （Ｘ （ｔ
＋−ＨΔｌ）２ となる。
Δｔ）に比例する１、一方このインプラ抵抗層の厚みの
変動を抵抗値の測定よシ推定し、その１／２ΔｔをＦＥ
ＴＱ３のゲート直下の食刻をするとＩｄｓ （Ｘ （ｔ
＋−ＨΔｌ）２ となる。
となり誤差はきわめて小さい変動となる。
以下、本発明の一実施例を第２図に示す。第２図は、第
１図の回路に於いて、抵抗Ｒ１と定電流源用のＦ Ｂ
Ｔ Ｑ３についてその断面図を示したものである。
１図の回路に於いて、抵抗Ｒ１と定電流源用のＦ Ｂ
Ｔ Ｑ３についてその断面図を示したものである。
半絶縁基板１の上に全面に絶縁膜１０を形成しホトレジ
スｌマスクとして、ＳｉＷの不純物をインプラ装置によ
り打込み、抵抗Ｒ１となるｎ型抵抗層２、ＦＥＴＱ３の
能動層となるｎ型能動層領域３を同時に形成する。この
あとホトレジストをマスクとして、パターンをつくυ、
ソースドレイン配線等となる金属Ａ Ｕ Ｇ ’ｅ ／
Ｎ １ ／Ａ ｕを蒸着し、ホトレジストによるリフ
トオフにより、抵抗Ｒ１の取り出し電極５，６とＦＥＴ
Ｑ３のソース電極７、ドし・イン「Ｌ極８を形成する。
スｌマスクとして、ＳｉＷの不純物をインプラ装置によ
り打込み、抵抗Ｒ１となるｎ型抵抗層２、ＦＥＴＱ３の
能動層となるｎ型能動層領域３を同時に形成する。この
あとホトレジストをマスクとして、パターンをつくυ、
ソースドレイン配線等となる金属Ａ Ｕ Ｇ ’ｅ ／
Ｎ １ ／Ａ ｕを蒸着し、ホトレジストによるリフ
トオフにより、抵抗Ｒ１の取り出し電極５，６とＦＥＴ
Ｑ３のソース電極７、ドし・イン「Ｌ極８を形成する。
このあと４００度程鹿の熱処理し、ｎ型領域との界面を
合金化する。
合金化する。
次に抵抗Ｒ１の取り出し電極５，６間の抵抗値をｄ１１
］定し、ｎ型抵抗層２の厚みの設計値よりのズレΔｔを
測定し、ＦＥＴＱ３のｎ型能動層領域３のゲート直下に
相当する部分４をホトレジストをマスクとして、Δｔ７
またけ余分に食刻する。このあとゲート金属Ａ７等を蒸
着し、ホトレジストによるリフトオフによシゲート電極
９を形成する。この結果、抵抗とＦ Ｅ Ｔとから構成
される回路は完成する。抵抗層の厚みのズレを測定し、
その結果に基づいて、定電流源用のＦＥＴのゲート１６
Ｉ下を食刻するため流れる電流を制限することになり、
抵抗に流れる電流による出力電圧は、一定化する。
］定し、ｎ型抵抗層２の厚みの設計値よりのズレΔｔを
測定し、ＦＥＴＱ３のｎ型能動層領域３のゲート直下に
相当する部分４をホトレジストをマスクとして、Δｔ７
またけ余分に食刻する。このあとゲート金属Ａ７等を蒸
着し、ホトレジストによるリフトオフによシゲート電極
９を形成する。この結果、抵抗とＦ Ｅ Ｔとから構成
される回路は完成する。抵抗層の厚みのズレを測定し、
その結果に基づいて、定電流源用のＦＥＴのゲート１６
Ｉ下を食刻するため流れる電流を制限することになり、
抵抗に流れる電流による出力電圧は、一定化する。
この例では、定電流旋用のＦＥＴのみ食刻したが、第１
図の回路の入力部のＦ’ＥＴＱ＋ 、 Ｑ２も同時に食
刻してもよい。
図の回路の入力部のＦ’ＥＴＱ＋ 、 Ｑ２も同時に食
刻してもよい。
又、抵抗とＦＥＴとからなる回路では、ＦＥＴを定電流
動作させるかぎシ、上記と同様、プロセス変動によらず
出力電圧を一定化する効果がある。
動作させるかぎシ、上記と同様、プロセス変動によらず
出力電圧を一定化する効果がある。
本発明によれば、プロセス変動に対応した、定電圧を供
給する回路に於いて、抵抗層の厚みのノ（ラツキを１／
２した量ＦＥＴのゲート直下を食刻することにより電圧
のバラツキを１０％変動よシ０．２％変動までおさえる
ことができるので、）＜ラツキがなくなり高歩留シの効
果がある。
給する回路に於いて、抵抗層の厚みのノ（ラツキを１／
２した量ＦＥＴのゲート直下を食刻することにより電圧
のバラツキを１０％変動よシ０．２％変動までおさえる
ことができるので、）＜ラツキがなくなり高歩留シの効
果がある。
第１図は、本発明を適応する回路例、第２図は、本発明
の原理を応用する半導体装置の断面図。 ］％＋ 、Ｒ２・・・抵抗、Ｑ、＋ 、 Ｑ、２ 、
Ｑ、３・・・Ｆ１号Ｔ、１・・・半絶縁基板、２・・
・ｎ型抵抗層、３・・・ｎ型能動層領域、４・・・ゲー
ト直下に相当する部分、５，６・−・抵抗の取出し電極
、７・・・ソース電極、８・・・ドレイン電極、９・・
・ゲート電極、１０・・・絶蒜膜。 代理人 弁理士 島田利幸：・ 第 １ 図 第 ２ 図 ｊし抗尺Ｉ ＦＥＴσ３手続補正書（方
式） 事件の表示 昭和５７年特許願第 ２２６１０３号 発明の名称 半導体装置 補正をする者 １１イ゛４とσ潤ｆイ 特許出願人 名 ｒプ（： ’：＋ｌ０１ｌ、ｉ 武士１
１ 日 立 重ン イ乍 所代 理
人 補止の対象 図面 補正の内容 １、図面の第２図を別紙のとおり補正する。
の原理を応用する半導体装置の断面図。 ］％＋ 、Ｒ２・・・抵抗、Ｑ、＋ 、 Ｑ、２ 、
Ｑ、３・・・Ｆ１号Ｔ、１・・・半絶縁基板、２・・
・ｎ型抵抗層、３・・・ｎ型能動層領域、４・・・ゲー
ト直下に相当する部分、５，６・−・抵抗の取出し電極
、７・・・ソース電極、８・・・ドレイン電極、９・・
・ゲート電極、１０・・・絶蒜膜。 代理人 弁理士 島田利幸：・ 第 １ 図 第 ２ 図 ｊし抗尺Ｉ ＦＥＴσ３手続補正書（方
式） 事件の表示 昭和５７年特許願第 ２２６１０３号 発明の名称 半導体装置 補正をする者 １１イ゛４とσ潤ｆイ 特許出願人 名 ｒプ（： ’：＋ｌ０１ｌ、ｉ 武士１
１ 日 立 重ン イ乍 所代 理
人 補止の対象 図面 補正の内容 １、図面の第２図を別紙のとおり補正する。
Claims (1)
- 【特許請求の範囲】 １、半絶縁基板に形成されたすくなくとも一つ以上の素
子形成領域において、すくなくとも一つ以上の電界効果
トランジスタと抵抗からなる回路に於いて、抵抗を流れ
る電流による電圧出方を一定化することを特徴とする半
導体装置。 ２、電界効果トランジスタと抵抗を同一導電層で形成し
、抵抗層の厚みの変動量の１／２の量を、電界効果トラ
ンジスタのゲート直下部のみ食刻した電界効果トランジ
スタを利用することを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57226103A JPS59117168A (ja) | 1982-12-24 | 1982-12-24 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57226103A JPS59117168A (ja) | 1982-12-24 | 1982-12-24 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59117168A true JPS59117168A (ja) | 1984-07-06 |
Family
ID=16839868
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57226103A Pending JPS59117168A (ja) | 1982-12-24 | 1982-12-24 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59117168A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62279679A (ja) * | 1986-05-29 | 1987-12-04 | Fujitsu Ltd | 論理用半導体装置 |
| JPS63302535A (ja) * | 1987-06-03 | 1988-12-09 | Mitsubishi Electric Corp | ガリウム砒素集積回路 |
| US4921814A (en) * | 1987-12-28 | 1990-05-01 | Mitsubishi Denki Kabushiki Kaisha | Method of producing an MMIC |
-
1982
- 1982-12-24 JP JP57226103A patent/JPS59117168A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62279679A (ja) * | 1986-05-29 | 1987-12-04 | Fujitsu Ltd | 論理用半導体装置 |
| JPS63302535A (ja) * | 1987-06-03 | 1988-12-09 | Mitsubishi Electric Corp | ガリウム砒素集積回路 |
| US4921814A (en) * | 1987-12-28 | 1990-05-01 | Mitsubishi Denki Kabushiki Kaisha | Method of producing an MMIC |
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