[go: up one dir, main page]

JPS59117141A - 半導体装置 - Google Patents

半導体装置

Info

Publication number
JPS59117141A
JPS59117141A JP57226144A JP22614482A JPS59117141A JP S59117141 A JPS59117141 A JP S59117141A JP 57226144 A JP57226144 A JP 57226144A JP 22614482 A JP22614482 A JP 22614482A JP S59117141 A JPS59117141 A JP S59117141A
Authority
JP
Japan
Prior art keywords
tab
cracks
lead frame
semiconductor device
present
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP57226144A
Other languages
English (en)
Inventor
Yoshimasa Shimizu
清水　善正
Hajime Sato
佐藤　始
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Ltd
Original Assignee
Hitachi Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hitachi Ltd filed Critical Hitachi Ltd
Priority to JP57226144A priority Critical patent/JPS59117141A/ja
Publication of JPS59117141A publication Critical patent/JPS59117141A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49503—Lead-frames or other flat leads characterised by the die pad
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Landscapes

  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Lead Frames For Integrated Circuits (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明け、半導体装置に関し２、特に、半導体装１次用
リードフレームに関する。
半導体装ｆｒＴ附、一般に、最終工程とり、て、半導体
ペレット（チップ）全リードフレームのタブリードに接
合し、ワイヤ等でボンディング會行い、合成樹脂等で封
止してパッケージを行い、製品とし、て完成される。
第１図はかかる半導体装置の断面図であシ、第１図中、
■は合成樹脂、２はリードフレームを構成するタブリー
ド、３は同じくリードフレーム全構成するインナーリー
ド（又は外部リード）、４は半導体ペレット、５はボン
ディングワイヤ葡示す。
本発明者らはかかる半導体装口について、例えば４０ビ
ン８ビツトマイクロコンピユ一タ用集稍回路について温
度サイクルによる寿命か゛験？行っていたところ、プラ
スチックパッケージにクラックが発生し、当該寿命試験
において不良とされる場合があることが判った。同様に
他の半導体装口のパッケージについてもクランクがｎ察
された。
本発明は、かかる半導体装置のパッケージにクラックが
発生することを防止する新規な課題’ｚ！決すべく、鋭
意検討した結果、完成嘔れたものである。
本発明の成立の過程においてパッケージのクラック（以
下単にクラックという）発生の原図を・究明すべく、様
々の不良解析が行われた。
先ず、良品、不良品パッケージの断面？研磨する等をし
てパッケージの断面観察を行ったところ、クラックはリ
ードフレーム、特に、タブリード（以下タブと略す）の
周辺に発生していることが判った。それも特にタブの下
端面に発生していることが判った。
そこで、次に、リードフレームについて調査し女。とこ
ろで、リードフレームはプレスで打抜いて成型される。
クランクはこのプレスの打抜き方向に発生し２ているこ
とが判った。そこで、更に調査したところ、リードフレ
ームのタブには加工精度の問題に基因して不可避的に第
１図に示す如きパリ６が存在するが、第１図に示す如く
クラック７は特にパリの方向に発生し、でいることが多
いことが１１１つｋ。この原因としては熱履歴により、
パリが熱膨張して伸長を行うｋめと考えられ、鋭意検討
の結呆、このパリのクサビ現象により応力集中が行われ
、パッケージにクラック発生じさせる要因となること？
つきとめた。
尚、リードフレームはブレス打抜加工の他にエツチング
により形成される場合もある。この場合、エッチ残りに
よってもクラック発生の起点となり、パッケージの断面
観察によシ、エツチング後の残部のシャープな部分にも
クラックが発生していることが確認された。
そして、タブの周辺特にタブのエツジ部（コーナ一部）
にクランクが発生し易いことも判った。
この点、第２図はクラックの発生が観、察されるタブの
臼楕１図であるが、第２図においてタブ２のエツジ部８
方向にクラックの発生が特に観察された。
面、第２図中、９はタブフリリードを示し、通常この部
分にはクラックは発生しない。
パリは上記の如くプレス等による型加工精度上より不可
避の現象であり、通例タブのプレス打抜方向下部に発生
するので、バ））のある１１１１１１　’に上向にして
リードフレームを使用するということも一案であるが、
ペレット付けの際にペレット？傷つける等好ましからざ
る現象？惹起する。
従って、本発明は局部的な応力の集中を排除してクラッ
クの発生音防止した半導体装置用リードフレームを提供
すること全目的としたもので、パリを除去し、或いは整
形７行い、又は、タブのエツジ部に丸み−ｔｒｉは曲率
半径？つけて応力の集中を排除することがクラックの発
生防止に有効であることに鑑み、完成されたものである
。
以下、本発明の実旋９１．ｌ−２図面に基づいて説明す
る。
第３図は、第１図に示す如きパリ６を除去してＪｊＹ、
るタブ２を用いた本発明半導体装部の断面図？示し、こ
のパリの除去により第１図に示す如きクラックは牛じて
いないことを示しである。
即ち、ｉ’１ｉ！記した如くクラックはリードフレーム
のプ１／ス、Ｉ′ｆ抜眉のパリに幕臣し、し７かもパリ
はクサビｂ＋、ａ”ｉ起こすので、このパリヲ除去した
ものである。尚第３図には図示していないが、エツチン
グ残りの場合にも同様に適用できる。
本発明においてｔｒｉ、バ１１−（、除去する他に、図
示し・ていないがクラック発生を防止する手段として、
パリ？整形し、てもよい。
例えば整形の方法とし、て、圧延ローラーにブレス杓抜
后のリードフレーム７通して、パリに圧延ローラーで平
坦化し、クサビ形状がないようにしてもよい。
ａち、パリと同様に応力年中の起きやすい端部における
クザビ状のパリ？整形し、平坦化することによりクラッ
クの発生を防止できる。
圧延ローラの整形により、第３図に図示した形状に漁じ
たタブ形状となる。
次に、第４図はタブのエツジ部に丸みを帯びさせてクラ
ック発生を阻止して成る本発明タブの劇祁図を示す。
前記したように、第２図に示すようなタブにあってはタ
ブのエツジ部８に応力が集中し、パンケージにクラック
全発生させる。
これに対し、本発明実施例第４図に示す如くタブのエツ
ジ部１０に丸みをつけることにより応力の集中が排除さ
れ、クランク発生を防止できる。
以上の実施例に示す如く、バＩＪ　？除去或いは整形シ
フ、又はタブのエツジ部に丸みケつけることによりパッ
ケージクランクの発生を阻止できるので、本発明によれ
ば長寿命の高信頼度の半導体装許を提供することができ
る。
尚クラックはタブ以外のリードフレーム全体についても
発生する。従ってタブ以外のインナーリード等について
もパリを除去し、整形することも必要である。
又抽記実旋例ではタブのエツジ部に関し、四つのコーナ
ーについて丸みをつける例を示したが、その他シャープ
な応力が集中し２易い角や隅に丸みケつけることにより
クラック発生を阻止することができ、更にタブ全体を円
形に丸みケ帯びた形状と成すことも有効である。
本発明はプラスチックパッケージ全体に有効であり、特
にタブサイズの大きい製品に効果が太きい。
【図面の簡単な説明】
第１図はパッケージクラックの発生が詐察される従来の
半漕体装資の断面図、 第２図は従来のタブの９］視図、 第３図は本発明半導体装置の断面図、 第４図は本発明タブの余ｉ視図である。 ６・・パリ、７　・パッケージクランク、１０・・・丸
みを′つけたタブのエツジ部。 代理人　弁理士　薄　１）第１」　辛″第　　１　　図 第２図 第　　３　　図 第　　４　　ド

Claims (1)

    【特許請求の範囲】
  1. 半導体ペレットが裁許されるタブリードのバリ會除去或
    いは整形して成るか、又は前記タブＩＪ−ドのエツジ部
    に丸み全つけて成るリードフレーム全構成して構成した
    ことを特徴とする半導体装口。
JP57226144A 1982-12-24 1982-12-24 半導体装置 Pending JPS59117141A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP57226144A JPS59117141A (ja) 1982-12-24 1982-12-24 半導体装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP57226144A JPS59117141A (ja) 1982-12-24 1982-12-24 半導体装置

Publications (1)

Publication Number Publication Date
JPS59117141A true JPS59117141A (ja) 1984-07-06

Family

ID=16840541

Family Applications (1)

Application Number Title Priority Date Filing Date
JP57226144A Pending JPS59117141A (ja) 1982-12-24 1982-12-24 半導体装置

Country Status (1)

Country Link
JP (1) JPS59117141A (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60123047A (ja) * 1983-12-07 1985-07-01 Toshiba Corp 半導体装置
EP0503072A1 (en) * 1990-09-10 1992-09-16 Fujitsu Limited Semiconductor device and its manufacturing process

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60123047A (ja) * 1983-12-07 1985-07-01 Toshiba Corp 半導体装置
EP0503072A1 (en) * 1990-09-10 1992-09-16 Fujitsu Limited Semiconductor device and its manufacturing process
US5440170A (en) * 1990-09-10 1995-08-08 Fujitsu Limited Semiconductor device having a die pad with rounded edges and its manufacturing method

Similar Documents

Publication Publication Date Title
EP0623953A2 (en) Flagless semiconductor device and method for making the same
JPH0697354A (ja) 開口部のあるフラッグを有する半導体装置
JPS6396947A (ja) 半導体装置用リ−ドフレ−ム
JPS59117141A (ja) 半導体装置
JPH0371785B2 (ja)
US5083186A (en) Semiconductor device lead frame with rounded edges
JPS60176259A (ja) 樹脂封止形半導体装置の製造方法
JPS6354759A (ja) 電子装置
JPS60161646A (ja) 半導体装置用リ−ドフレ−ム
JPS63293964A (ja) 樹脂封止型半導体装置
JPS63208255A (ja) 電子装置
JPS5856359A (ja) 半導体装置
JPS62165348A (ja) 半導体装置
JPH0582706A (ja) リードフレーム
JPS5980949A (ja) 樹脂封止半導体装置
JPH0595077A (ja) 半導体装置
JPS6381965A (ja) 電子装置
JPH0621127A (ja) 樹脂モールドｉｃ用封入金型
JPH04137553A (ja) 半導体装置用リードフレーム
JPH06169044A (ja) リードフォーミング方法
JPH01215412A (ja) プレス加工方法
JPS59117140A (ja) 半導体装置
JPH08124950A (ja) 半導体装置の製造方法
KR200152647Y1 (ko) 반도체장치의 패키지
JPS6331128A (ja) 樹脂かす除去方法