JPS5911684A - 半導体装置の埋込みゲ−ト形成法 - Google Patents
半導体装置の埋込みゲ−ト形成法Info
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- JPS5911684A JPS5911684A JP57120460A JP12046082A JPS5911684A JP S5911684 A JPS5911684 A JP S5911684A JP 57120460 A JP57120460 A JP 57120460A JP 12046082 A JP12046082 A JP 12046082A JP S5911684 A JPS5911684 A JP S5911684A
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- concentration
- epitaxial growth
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- diffusion
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/01—Manufacture or treatment
- H10D30/012—Manufacture or treatment of static induction transistors [SIT], e.g. permeable base transistors [PBT]
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/80—FETs having rectifying junction gate electrodes
Landscapes
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は静電誘導形サイリスタやゲートターンオフサイ
リスタ等の半導体装置、特に埋込みゲートを有する埋込
みゲート方式半導体装置の埋込みゲート形成法に関する
ものである。
リスタ等の半導体装置、特に埋込みゲートを有する埋込
みゲート方式半導体装置の埋込みゲート形成法に関する
ものである。
埋込みゲート方式半導体装置においては、埋込みゲート
を介して電気信号の伝播が行われるためにゲートの抵抗
値が小さい程早いスイッチング速度を得られることが公
知であり、いかにしてゲートの抵抗値を小さくするかが
重要な課題となっている◇そして、埋込みゲート方式半
導体装置における埋込みゲートの形成法として、 （菫） 拡散法でゲートを形成したのちこの面に対し
てエピタキシャル成長を施し埋込みゲートを形成するり （２） シリコン基板（以下単に基板という）表面に
凹状の切込み溝を設け、この切込み溝内をエピタキシャ
ル成長で埋めてゲートを形成する。その後ゲート面上に
エピタキシャル成長を施して埋込みゲートを形成する。
を介して電気信号の伝播が行われるためにゲートの抵抗
値が小さい程早いスイッチング速度を得られることが公
知であり、いかにしてゲートの抵抗値を小さくするかが
重要な課題となっている◇そして、埋込みゲート方式半
導体装置における埋込みゲートの形成法として、 （菫） 拡散法でゲートを形成したのちこの面に対し
てエピタキシャル成長を施し埋込みゲートを形成するり （２） シリコン基板（以下単に基板という）表面に
凹状の切込み溝を設け、この切込み溝内をエピタキシャ
ル成長で埋めてゲートを形成する。その後ゲート面上に
エピタキシャル成長を施して埋込みゲートを形成する。
の２つの方法が主流である。
第１図は拡散法を用いて埋込みゲートを形成する概念を
示す半導体装置の縦方向断面説明図であり、ここで具体
的な説明の便宜上基板はＮ形、ゲートはＰ形の態様とす
る０すなわち、第１図（ａ）において１は基板、２は酸
化膜、３は酸化膜２に選択的に開けられた窓であり、第
１図（ｂ）にて４は窓３よりＰ形不純物を拡散して形成
せしめられたゲートである。また第１図（Ｃ）にてゲー
ト４が形成されたのちに酸化膜２を除去した状態が示さ
れる。
示す半導体装置の縦方向断面説明図であり、ここで具体
的な説明の便宜上基板はＮ形、ゲートはＰ形の態様とす
る０すなわち、第１図（ａ）において１は基板、２は酸
化膜、３は酸化膜２に選択的に開けられた窓であり、第
１図（ｂ）にて４は窓３よりＰ形不純物を拡散して形成
せしめられたゲートである。また第１図（Ｃ）にてゲー
ト４が形成されたのちに酸化膜２を除去した状態が示さ
れる。
さらに第１図（ｄ）はゲート４を形成した面にエピタキ
シャル成長法により１形シリコン単結晶層５を形成した
状態を示している。ここに、ＣＨは電流の通路となるチ
ャンネル領域である０ かようにして、ゲート４を拡散法で形成する際にゲート
抵抗を小さくするためには必然的にゲート拡散時Ｐ形不
純物の表面濃度を高める必要が生じる。しかしながらこ
のことはつぎのような弊害をもたらすものになってしま
う０例えば、Ｐゲートの拡散不純物原子としては酸化膜
に対してマスク効果がありかつ高い表面濃度が得られる
ことからボロンが広く用いられるところであるが、Ｐ形
不純物のボロンを高濃度で拡散したゲート拡散面へ不純
物濃度が１０′４〜１０” （ａｔｏｍｓ／ｃｃ）オー
ダーと低い１形シリコン単結晶層をエピタキシャル成長
させる化、その成長時に挾いゲート間隔で設計される隣
合ったＰゲート同志が短絡する現象、いわゆるエピタキ
シャル成長時のオートドープ現象を発生してチャンネル
領域の閉鎖を引起こすことになる０力）くの如く、拡散
法でゲートを形成する場合ゲート抵抗を犠牲にしてもチ
ャンネル閉鎖を防止する必要が生じ、このことは埋込み
ゲートを有する半導体装置の製作にあって好ましい姿と
は言い難いものとなっていた０ 第２図は第１図と同様にしてエピタキシャル成長法によ
るものを示すもので、６は切込み溝、２はエピタキシャ
ル成長層である。すなわち、第２図（ａ） １ｃｔｄい
て１′は基板、２′は酸化膜であり、切込み溝６は基板
１′に切込まれた溝であってこれは酸化膜２′を利用し
て湿式または乾式のエツチングを施すこきにより容易ｊ
こ形成可能である。丈た第２図（ｂ）は、第２図（、）
に示される酸化膜２′を除去したのちに切込み溝６を有
する面に対してＰ形のエピタキシャル成長を施すことに
よってゲート４′を形成し、さらにはＰ形エピタキシャ
ル成長層２を形成させた状態を示している。またＰ形エ
ピタキシャル成長層２面をミラー研磨することにより第
２図（ｃ）の如く示されるものとなる。その後ゲート４
′を形成した面に１形シリコン単結晶層５′を成長させ
ることによって埋込みゲートが完成されて第２図（ｄ）
のように示される。
シャル成長法により１形シリコン単結晶層５を形成した
状態を示している。ここに、ＣＨは電流の通路となるチ
ャンネル領域である０ かようにして、ゲート４を拡散法で形成する際にゲート
抵抗を小さくするためには必然的にゲート拡散時Ｐ形不
純物の表面濃度を高める必要が生じる。しかしながらこ
のことはつぎのような弊害をもたらすものになってしま
う０例えば、Ｐゲートの拡散不純物原子としては酸化膜
に対してマスク効果がありかつ高い表面濃度が得られる
ことからボロンが広く用いられるところであるが、Ｐ形
不純物のボロンを高濃度で拡散したゲート拡散面へ不純
物濃度が１０′４〜１０” （ａｔｏｍｓ／ｃｃ）オー
ダーと低い１形シリコン単結晶層をエピタキシャル成長
させる化、その成長時に挾いゲート間隔で設計される隣
合ったＰゲート同志が短絡する現象、いわゆるエピタキ
シャル成長時のオートドープ現象を発生してチャンネル
領域の閉鎖を引起こすことになる０力）くの如く、拡散
法でゲートを形成する場合ゲート抵抗を犠牲にしてもチ
ャンネル閉鎖を防止する必要が生じ、このことは埋込み
ゲートを有する半導体装置の製作にあって好ましい姿と
は言い難いものとなっていた０ 第２図は第１図と同様にしてエピタキシャル成長法によ
るものを示すもので、６は切込み溝、２はエピタキシャ
ル成長層である。すなわち、第２図（ａ） １ｃｔｄい
て１′は基板、２′は酸化膜であり、切込み溝６は基板
１′に切込まれた溝であってこれは酸化膜２′を利用し
て湿式または乾式のエツチングを施すこきにより容易ｊ
こ形成可能である。丈た第２図（ｂ）は、第２図（、）
に示される酸化膜２′を除去したのちに切込み溝６を有
する面に対してＰ形のエピタキシャル成長を施すことに
よってゲート４′を形成し、さらにはＰ形エピタキシャ
ル成長層２を形成させた状態を示している。またＰ形エ
ピタキシャル成長層２面をミラー研磨することにより第
２図（ｃ）の如く示されるものとなる。その後ゲート４
′を形成した面に１形シリコン単結晶層５′を成長させ
ることによって埋込みゲートが完成されて第２図（ｄ）
のように示される。
かくの如きエピタキシャル成長法による場合、ゲート４
′内の不純物濃度の分布は一様なためゲート抵抗を小さ
くすることができる。例えば、このゲート４′の不純物
濃度と第１図により形成したゲート４の表面不純物濃度
が同じであると仮定するならば、ゲート抵抗は拡散法に
比較してエピタキシャル法が（１１５）〜（１／１０
）程度に小さくなる〇この理由は拡散法では不純物濃度
分布が表面から底部へ指数函数的ｉこ減少されるものと
なるにある。
′内の不純物濃度の分布は一様なためゲート抵抗を小さ
くすることができる。例えば、このゲート４′の不純物
濃度と第１図により形成したゲート４の表面不純物濃度
が同じであると仮定するならば、ゲート抵抗は拡散法に
比較してエピタキシャル法が（１１５）〜（１／１０
）程度に小さくなる〇この理由は拡散法では不純物濃度
分布が表面から底部へ指数函数的ｉこ減少されるものと
なるにある。
したがって、ゲート抵抗を小さくする観点からみればエ
ピタキシャル法による形成法は有利である０しかるに、
エピタキシャル成長法によるものは、例示の如く切込ま
れた部分にエピタキシャル成長を施すため、基板とゲー
ト界面の結晶性が良好でないためにゲート接合のリーク
電流の増大をきたすなど逆方向特性が悪く、一様な濃度
を高めるものとすれば埋込みエピタキシャル成長時にチ
ャンネルの閉鎖をまねく等の欠点を有する。それゆえ商
業的規模で生産する上では満足できる方法とは言えなか
った。
ピタキシャル法による形成法は有利である０しかるに、
エピタキシャル成長法によるものは、例示の如く切込ま
れた部分にエピタキシャル成長を施すため、基板とゲー
ト界面の結晶性が良好でないためにゲート接合のリーク
電流の増大をきたすなど逆方向特性が悪く、一様な濃度
を高めるものとすれば埋込みエピタキシャル成長時にチ
ャンネルの閉鎖をまねく等の欠点を有する。それゆえ商
業的規模で生産する上では満足できる方法とは言えなか
った。
本発明は上述したような問題点を解消するためなされた
もので、拡散法とエピタキシャル成長法を格別に併用し
て特にエピタキシャル成長法を巧みに効用せしめた新規
なゲート形成法を提供せんとするものである。
もので、拡散法とエピタキシャル成長法を格別に併用し
て特にエピタキシャル成長法を巧みに効用せしめた新規
なゲート形成法を提供せんとするものである。
第３図は本発明による一例の概念を示すもので、図中第
１図および第２図と同符号のものは同じ構酸部分もしく
は同じ機能を有する部分を示す０ここに、第３図は本発
明の基本技術思想の理解を容易にするため前述の第１図
および第２図に類して表し、さらには以下具体的な数値
を用いて詳細説明することにする。
１図および第２図と同符号のものは同じ構酸部分もしく
は同じ機能を有する部分を示す０ここに、第３図は本発
明の基本技術思想の理解を容易にするため前述の第１図
および第２図に類して表し、さらには以下具体的な数値
を用いて詳細説明することにする。
すなわち、第３図（ａ） 、 （ｂ）は比抵抗１００（
ΩＣｒｎ）。
ΩＣｒｎ）。
厚み２５０（μｍ）のＮ形の基板１，１′、厚み２（ａ
ｍ）を有する酸化膜２．２′、酸化膜２に選択的に開け
られた幅２０（μｆｎ）を有する窓３、窓３を利用して
深さ１５（μｆｎ）の切込み溝６を形成したものを示し
ている。ここで、かような切込み＃Ｉ６は第２図説明の
如く容易に形成できる。また、第３図（Ｃ１にて、基板
１′、酸化膜２“および切込み溝６′において第３図（
ｂ）に凹状に示される切込み溝６部分の内面ヘボロンを
用いてＰ形不純物のボロンより表面濃度が（Ｉ Ｘ １
０” ） （ａｔｏｍｓ／ｃｃ ）で深さが（３〜５）
（、ａｍ）のＰ形拡散Ｎ７を形成した状態な示している
。かかるものは、切込み溝６′の内面が拡散法で形成さ
れるためゲート接合の逆方向耐圧をハードな特性のもの
とし得る。さらに、第３図（ｄ）１こてボロン拡散後に
酸化膜２“をボロンの拡散深さ分だけホトレジスト技術
を採用して除去せしめその酸化膜表面積部分が削減され
た酸化膜２″′を形成した状態を示し、第３図（ｅ）は
切込み溝６′をＰ形不純物のボロンのドープからＰ形エ
ピタキシャル層で埋めエピタキシャル成長時酸化膜２１
面上にもＰ形エピタキシャル成長層２′が成長した状態
を示している。ここに、４′はゲートである。さらにま
た、第３図（１）のように形成後に酸化膜２′＃とＰ形
エピタキシャル成長層２′をミラー研磨で除去して第３
図（ｆ）の如き形状に仕上げることができ、そののちこ
の研磨面にゲートを埋込むため濃度１０′４〜１０ ”
（ａｔｏｍｓ／ｃｃ ）を有する１形シリコン単結晶
層５′が１５〜２０（μｆＦりの厚みに形成されて第３
図（ｇ）のものとすることができる。
ｍ）を有する酸化膜２．２′、酸化膜２に選択的に開け
られた幅２０（μｆｎ）を有する窓３、窓３を利用して
深さ１５（μｆｎ）の切込み溝６を形成したものを示し
ている。ここで、かような切込み＃Ｉ６は第２図説明の
如く容易に形成できる。また、第３図（Ｃ１にて、基板
１′、酸化膜２“および切込み溝６′において第３図（
ｂ）に凹状に示される切込み溝６部分の内面ヘボロンを
用いてＰ形不純物のボロンより表面濃度が（Ｉ Ｘ １
０” ） （ａｔｏｍｓ／ｃｃ ）で深さが（３〜５）
（、ａｍ）のＰ形拡散Ｎ７を形成した状態な示している
。かかるものは、切込み溝６′の内面が拡散法で形成さ
れるためゲート接合の逆方向耐圧をハードな特性のもの
とし得る。さらに、第３図（ｄ）１こてボロン拡散後に
酸化膜２“をボロンの拡散深さ分だけホトレジスト技術
を採用して除去せしめその酸化膜表面積部分が削減され
た酸化膜２″′を形成した状態を示し、第３図（ｅ）は
切込み溝６′をＰ形不純物のボロンのドープからＰ形エ
ピタキシャル層で埋めエピタキシャル成長時酸化膜２１
面上にもＰ形エピタキシャル成長層２′が成長した状態
を示している。ここに、４′はゲートである。さらにま
た、第３図（１）のように形成後に酸化膜２′＃とＰ形
エピタキシャル成長層２′をミラー研磨で除去して第３
図（ｆ）の如き形状に仕上げることができ、そののちこ
の研磨面にゲートを埋込むため濃度１０′４〜１０ ”
（ａｔｏｍｓ／ｃｃ ）を有する１形シリコン単結晶
層５′が１５〜２０（μｆＦりの厚みに形成されて第３
図（ｇ）のものとすることができる。
かくの如く第３図に示すものは、特に第３図（ｄ）に示
されるように基板１′に切込み溝６′を設けた凹状面内
側にＰ形不純物のボロンが拡散されて第３図（ｆ）に示
す如きＰ膨拡散層７を形成し、さらにこの切込み溝６′
部分をＰ形のエピタキシャル層で埋めるようにしたもの
であって、その２段階のＰ形不純物濃度に差をもつ本発
明の特長を有するものである。すなわち、これを具体的
に記述するならば、拡散法で形成されたＰ膨拡散層７は
表面濃度が（Ｉ Ｘ １０” ） （ａｔｏｍｓ／ｃｃ
）であり、この表面濃度を有する凹状底部より四塩化
硅素にボロンをドープしてボロン濃度が（ｌＸｌ０”）
（ａｔｏｍｓ／ｃｃ）オーダーのＰ形エピタキシャル成
長層を１０（μｆｌｔ）成長させる。さらに連続してこ
の上にボロン濃度が（Ｉ Ｘ １０Ｉ？） （ａｔｏｍ
ｓ／ｃｃ ）オーダーのＰ形エピタキシャル成長層を５
〜７（μｆｆ１）成長させる。したがって、深さ１５（
μｆｎ）に凹状に切込まれた切込みｔＰＩ６部分が埋ま
ることになり、拡散法とエピタキシャル成長法を格別に
用いてゲート４＃領域を第３図（ｇ）の如く形成するこ
とができる。
されるように基板１′に切込み溝６′を設けた凹状面内
側にＰ形不純物のボロンが拡散されて第３図（ｆ）に示
す如きＰ膨拡散層７を形成し、さらにこの切込み溝６′
部分をＰ形のエピタキシャル層で埋めるようにしたもの
であって、その２段階のＰ形不純物濃度に差をもつ本発
明の特長を有するものである。すなわち、これを具体的
に記述するならば、拡散法で形成されたＰ膨拡散層７は
表面濃度が（Ｉ Ｘ １０” ） （ａｔｏｍｓ／ｃｃ
）であり、この表面濃度を有する凹状底部より四塩化
硅素にボロンをドープしてボロン濃度が（ｌＸｌ０”）
（ａｔｏｍｓ／ｃｃ）オーダーのＰ形エピタキシャル成
長層を１０（μｆｌｔ）成長させる。さらに連続してこ
の上にボロン濃度が（Ｉ Ｘ １０Ｉ？） （ａｔｏｍ
ｓ／ｃｃ ）オーダーのＰ形エピタキシャル成長層を５
〜７（μｆｆ１）成長させる。したがって、深さ１５（
μｆｎ）に凹状に切込まれた切込みｔＰＩ６部分が埋ま
ることになり、拡散法とエピタキシャル成長法を格別に
用いてゲート４＃領域を第３図（ｇ）の如く形成するこ
とができる。
これらの関係をさらに第４図〜第６図を参照して説明す
る。ここに、第４図はゲートが埋込まれる前のゲート表
面から厚み方向深さすなわち第３図（ｆ）に示す（Ｘ−
Ｘ）の縦方向距離における不純物濃度の分布を表わすも
のであり、第５図は第３図（ｆ）に示す（ｘ’−ｘ’）
のゲート領域の表面濃度分布を表わすものであり、第６
図はエピタキシャル成長時におけるＰ形不純物の濃度変
化の時間的推移を表わすものであり、これら第４図〜第
６図の縦軸をｌｏｇ目盛で示している。
る。ここに、第４図はゲートが埋込まれる前のゲート表
面から厚み方向深さすなわち第３図（ｆ）に示す（Ｘ−
Ｘ）の縦方向距離における不純物濃度の分布を表わすも
のであり、第５図は第３図（ｆ）に示す（ｘ’−ｘ’）
のゲート領域の表面濃度分布を表わすものであり、第６
図はエピタキシャル成長時におけるＰ形不純物の濃度変
化の時間的推移を表わすものであり、これら第４図〜第
６図の縦軸をｌｏｇ目盛で示している。
かかる第４図〜第６図中まず第４図において、前述した
ように２段階の濃度分布を有するＰ形エピタキシャル成
長層部分はその上面側が表面濃度が（Ｉ Ｘ １０”
） （ａｔｏｍｓ／ｃｃ ）オーダーを有するＰ層。
ように２段階の濃度分布を有するＰ形エピタキシャル成
長層部分はその上面側が表面濃度が（Ｉ Ｘ １０”
） （ａｔｏｍｓ／ｃｃ ）オーダーを有するＰ層。
このＰ層より内側が（Ｉ Ｘ １０” ） （ａｔｏｍ
ｓ／ｃｃ ）オーダーを有するＰ＋層からなり、これＩ
こ接して表面濃度（ＩＸＩＯ”）（ａｔｏｍｓ／ｃｃ）
で拡散形成されたＰ＋層層に連なるものであって、かく
の如くＰゲート部分においてはその上面側力）ら底面側
に向って増加するような低濃度＃Ｌ、中濃中域度域よび
高濃度域Ｈを構成する分布を有することが示されるもの
となる０また、第５図はゲート４＃領域の表面露出部の
濃度分布を示すものであって、表面濃度（ＩＸＩＯ”）
（ａｔｏｍｓ／ｃｃ ）の拡散法で形成したＰ膨拡散層
７およびエピタキシャル法で形成した表面濃度（ｉｘｉ
ｏ”）（ａｔｏｍｓ／ｃｅ）を有するゲート４＃の部分
にて、その拡散法化よる表面濃度が（５Ｘ１０”）（ａ
ｔｏｍｓ／ｃｃ）オーダーに低下したものとなることが
示される。この理由は、第３図（ｅ） 、 （ｄ）の酸
化膜２＃、 ２Ｍに示される如くに酸化膜２″をボロン
で形成したｐ＋＋層のＰ膨拡散層７の深さ分だけ表面積
部分を削減させたことが大きな要因である。つまり、Ｐ
膨拡散層７は、第３図（ｄ）の凹状の角のＡ部分がエピ
タキシャル成長時Ｐ＋＋層表面から著しくＰ形不純物が
蒸発するため、その他の場所に比較して表面濃度が急激
に減少するものとなる。これの様子は例えば第６図の如
く示される。また、かくの如きエピタキシャル成長前に
（Ｉ Ｘ １０” ） （ａｔｏｍｓ／ｃｃ ）を有し
ていたものが成長後（５Ｘ １０” ） （ａｔｏｍｓ
／ｃｃ ）に減少しているこきが実験によっても得るこ
とができた。特にかように表面濃度の高いＰ＋＋層の表
面露出部の濃度を低く抑えるように工夫を施したことは
、本発明のゲート形成法にあって注目すべき点である。
ｓ／ｃｃ ）オーダーを有するＰ＋層からなり、これＩ
こ接して表面濃度（ＩＸＩＯ”）（ａｔｏｍｓ／ｃｃ）
で拡散形成されたＰ＋層層に連なるものであって、かく
の如くＰゲート部分においてはその上面側力）ら底面側
に向って増加するような低濃度＃Ｌ、中濃中域度域よび
高濃度域Ｈを構成する分布を有することが示されるもの
となる０また、第５図はゲート４＃領域の表面露出部の
濃度分布を示すものであって、表面濃度（ＩＸＩＯ”）
（ａｔｏｍｓ／ｃｃ ）の拡散法で形成したＰ膨拡散層
７およびエピタキシャル法で形成した表面濃度（ｉｘｉ
ｏ”）（ａｔｏｍｓ／ｃｅ）を有するゲート４＃の部分
にて、その拡散法化よる表面濃度が（５Ｘ１０”）（ａ
ｔｏｍｓ／ｃｃ）オーダーに低下したものとなることが
示される。この理由は、第３図（ｅ） 、 （ｄ）の酸
化膜２＃、 ２Ｍに示される如くに酸化膜２″をボロン
で形成したｐ＋＋層のＰ膨拡散層７の深さ分だけ表面積
部分を削減させたことが大きな要因である。つまり、Ｐ
膨拡散層７は、第３図（ｄ）の凹状の角のＡ部分がエピ
タキシャル成長時Ｐ＋＋層表面から著しくＰ形不純物が
蒸発するため、その他の場所に比較して表面濃度が急激
に減少するものとなる。これの様子は例えば第６図の如
く示される。また、かくの如きエピタキシャル成長前に
（Ｉ Ｘ １０” ） （ａｔｏｍｓ／ｃｃ ）を有し
ていたものが成長後（５Ｘ １０” ） （ａｔｏｍｓ
／ｃｃ ）に減少しているこきが実験によっても得るこ
とができた。特にかように表面濃度の高いＰ＋＋層の表
面露出部の濃度を低く抑えるように工夫を施したことは
、本発明のゲート形成法にあって注目すべき点である。
かようにして、Ｐゲートの表面露出部の濃度が低くその
内側に高い濃度をもたせた３つの濃度分布を有するもの
とすることができる。
内側に高い濃度をもたせた３つの濃度分布を有するもの
とすることができる。
さらにまた、前記第４図および第５図に示す如き濃度分
布の機能より、埋込みゲートを有する半導体装置の製造
上および特性上つぎに列挙するような大きなメリットを
もたらすものとなる０（１） 製造面より （１−１） 表面に露出したＰゲートの濃度が１０″
（ａｔｏｍｓ／ｃｃ）オーダーと低いのでゲート埋込み
のために引続いて行われるゲートと反対の導電形を有し
て濃度が１０′４〜１０”（ａｔｏｍｓ／ｃｃ）を有す
る１形エピタキシャル層の成長時にオートドープ現象が
発生し難く、チャンネルの閉鎖を確実に防止でき歩留り
を大巾Ｉこ高めることが可能になる。
布の機能より、埋込みゲートを有する半導体装置の製造
上および特性上つぎに列挙するような大きなメリットを
もたらすものとなる０（１） 製造面より （１−１） 表面に露出したＰゲートの濃度が１０″
（ａｔｏｍｓ／ｃｃ）オーダーと低いのでゲート埋込み
のために引続いて行われるゲートと反対の導電形を有し
て濃度が１０′４〜１０”（ａｔｏｍｓ／ｃｃ）を有す
る１形エピタキシャル層の成長時にオートドープ現象が
発生し難く、チャンネルの閉鎖を確実に防止でき歩留り
を大巾Ｉこ高めることが可能になる。
（１−２）Ｐゲートの中心部が１０” （ａｔｏｍｓ／
ｃｃ）オーダーと高濃度エピタキシャル成長層で形成さ
れるため、ゲート抵抗が小さくゲート取出し電極間距離
を大巾にのばすことが可能になって、取出し電極数を低
減できさらには作業工程の簡素化をもたらす０ （２） 特性面より （２−１） ゲート接合は拡散法で形成されるために
逆方向特性に優れリーク電流が小さい。
ｃｃ）オーダーと高濃度エピタキシャル成長層で形成さ
れるため、ゲート抵抗が小さくゲート取出し電極間距離
を大巾にのばすことが可能になって、取出し電極数を低
減できさらには作業工程の簡素化をもたらす０ （２） 特性面より （２−１） ゲート接合は拡散法で形成されるために
逆方向特性に優れリーク電流が小さい。
（２−２） 動特性決定の要因となるチャンネルに接
する場所のゲート抵抗値が小さいので早いスイッチング
特性が得られる。
する場所のゲート抵抗値が小さいので早いスイッチング
特性が得られる。
（２−３） 前記取出し電極数を大巾に低減可能なた
め、例えばこの面積増加分だけ素子の熱抵抗を減少でき
る。
め、例えばこの面積増加分だけ素子の熱抵抗を減少でき
る。
以上説明した如く本発明によれば、拡散法とエピタキシ
ャル成長層に２段階の濃度分布をもたらすようにエピタ
キシャル成長法を併用し、埋込みを行うゲートと反対の
導電形層に接するゲートの濃度を低くしゲート中心部の
濃度を高くすることにより、種々の利点を有して効用し
得る産業的価値の高い埋込みゲートの形成法を提供でき
る。
ャル成長層に２段階の濃度分布をもたらすようにエピタ
キシャル成長法を併用し、埋込みを行うゲートと反対の
導電形層に接するゲートの濃度を低くしゲート中心部の
濃度を高くすることにより、種々の利点を有して効用し
得る産業的価値の高い埋込みゲートの形成法を提供でき
る。
なお本説明はＮ形の基板のＰゲート構造のものによった
が、Ｐ形を用いた基板の１形ゲート構造のものであって
も本発明が同一に適用できることは勿論である。
が、Ｐ形を用いた基板の１形ゲート構造のものであって
も本発明が同一に適用できることは勿論である。
第１図、第２図は従来方式の拡散法、エピタキシャル成
長法を用いて埋込みゲートを形成する概念を示す半導体
装置の縦方向断面説明図、第３図は第１図および第２図
に類して表した本発明による一例の概念を示す縦方向断
面説明図であるＯ第４図、第５図および第６図は第３図
の説明のため示した濃度分布図と濃度変化の時間的推移
を示す図である。 １ 、１’、 １’・・・・・・シリコン基板（基板）
、２．２’。 ２′、２”・・・・・酸化膜、４．４’、４’・・・・
・・ゲート、５゜５′、５“・・・・・・１形シリコン
単結晶層、 ６ 、６’・・・・・切込み溝、７・・・
・・・Ｐ膨拡散層、Ｌ・・・・・・低濃度域、Ｍ・・・
・・中濃度域、Ｈ・・・・・高濃度域。 特許出願人 東洋電機製造株式会社 代表者 土 井 厚 第ｔ ＋Ｗ （Ｃ） 第２図 （Ｃ） 第 ３１シ ー崎１ｆｌ 第 ４ 図 ５、嵯オ兜距離 手続補正書（自発） 昭和５７年８月２ノ日 特許庁長官 殿 １、事件の表示 昭和５７年特許Ｗｉ第１２０４６０号 ４ 発明の名称 半導体装置の埋込ろゲート形成法 ３、補正をする者 事件との関係 特許出願人 郵便番号 １０４ 東京都中央区八重洲二丁目７番２号 ４、補正の対象 明細書の「特許請求の範囲Ｊおよび「発明の詳細な説明
の欄 ５、補正の内容 （１） 明細書の特許請求の範囲を別紙の通りに補正
する。 （２）明細書第４頁第１７行〜第１８行「同様にしてエ
ピタキシャル成長法によるものを示すもので、」を［同
様な態様でエピタキシャル成長法によるゲート形成を示
すもので、」に補正する。 （３）同第６頁第９行目「 ・・・・、一様な濃度を高
める」を「・・・、他方、エピタキシャル成長層を一様
な濃度で高める」に補正する。 （４）同第８頁第４行〜第５行［ボロンのドープから」
を「ボロンをドープした」に補正する。 特許請求の範囲 （１） １ｍ込みゲート方式半導体装置を生成する方
法において、埋込みゲートを形成するに際してシリコン
−板に凹状の切込み溝を設けるとともに、その凹状の切
込み溝を拡散法きエピタキシャル成長法を用いることに
より凹状切込み溝の縦方向断面が上面１１Ｔｈら底面側
に向って増加するような３つの濃度分布を有する如く前
記シリコン基板と反対の導電形をもつシリコン単結晶で
満たしてゲートを形成せしめ、この上にシリコン基板と
同じ導電形のシリコン単結晶を積むようにしたことを特
徴とする半導体装置の埋込みゲート形成法。 （２）前記凹状切込み溝の縦方向断面の底部を拡散法に
より高い表面濃度の拡散層を設け、かつこの拡散層の上
にエピタキシャル成長法により中濃度層を設けるととも
１こ、凹状切込み溝の縦方向断面の上層部をエピタキシ
ャル成長法で低１１１度層を設けるようにした特許請求
の範囲第（１）項記載の半導体装置の埋込みゲート形成
法。
長法を用いて埋込みゲートを形成する概念を示す半導体
装置の縦方向断面説明図、第３図は第１図および第２図
に類して表した本発明による一例の概念を示す縦方向断
面説明図であるＯ第４図、第５図および第６図は第３図
の説明のため示した濃度分布図と濃度変化の時間的推移
を示す図である。 １ 、１’、 １’・・・・・・シリコン基板（基板）
、２．２’。 ２′、２”・・・・・酸化膜、４．４’、４’・・・・
・・ゲート、５゜５′、５“・・・・・・１形シリコン
単結晶層、 ６ 、６’・・・・・切込み溝、７・・・
・・・Ｐ膨拡散層、Ｌ・・・・・・低濃度域、Ｍ・・・
・・中濃度域、Ｈ・・・・・高濃度域。 特許出願人 東洋電機製造株式会社 代表者 土 井 厚 第ｔ ＋Ｗ （Ｃ） 第２図 （Ｃ） 第 ３１シ ー崎１ｆｌ 第 ４ 図 ５、嵯オ兜距離 手続補正書（自発） 昭和５７年８月２ノ日 特許庁長官 殿 １、事件の表示 昭和５７年特許Ｗｉ第１２０４６０号 ４ 発明の名称 半導体装置の埋込ろゲート形成法 ３、補正をする者 事件との関係 特許出願人 郵便番号 １０４ 東京都中央区八重洲二丁目７番２号 ４、補正の対象 明細書の「特許請求の範囲Ｊおよび「発明の詳細な説明
の欄 ５、補正の内容 （１） 明細書の特許請求の範囲を別紙の通りに補正
する。 （２）明細書第４頁第１７行〜第１８行「同様にしてエ
ピタキシャル成長法によるものを示すもので、」を［同
様な態様でエピタキシャル成長法によるゲート形成を示
すもので、」に補正する。 （３）同第６頁第９行目「 ・・・・、一様な濃度を高
める」を「・・・、他方、エピタキシャル成長層を一様
な濃度で高める」に補正する。 （４）同第８頁第４行〜第５行［ボロンのドープから」
を「ボロンをドープした」に補正する。 特許請求の範囲 （１） １ｍ込みゲート方式半導体装置を生成する方
法において、埋込みゲートを形成するに際してシリコン
−板に凹状の切込み溝を設けるとともに、その凹状の切
込み溝を拡散法きエピタキシャル成長法を用いることに
より凹状切込み溝の縦方向断面が上面１１Ｔｈら底面側
に向って増加するような３つの濃度分布を有する如く前
記シリコン基板と反対の導電形をもつシリコン単結晶で
満たしてゲートを形成せしめ、この上にシリコン基板と
同じ導電形のシリコン単結晶を積むようにしたことを特
徴とする半導体装置の埋込みゲート形成法。 （２）前記凹状切込み溝の縦方向断面の底部を拡散法に
より高い表面濃度の拡散層を設け、かつこの拡散層の上
にエピタキシャル成長法により中濃度層を設けるととも
１こ、凹状切込み溝の縦方向断面の上層部をエピタキシ
ャル成長法で低１１１度層を設けるようにした特許請求
の範囲第（１）項記載の半導体装置の埋込みゲート形成
法。
Claims (1)
- （１）埋込みゲート方式半導体装置を生成する方法にお
いて、埋込みゲートを形成するに際してシリコン基板に
凹状の切込み溝を設けるとともに、その凹状の切込み溝
を拡散法とエピタキシャル成長法を用いることにより凹
状切込み溝の縦方向断面が上面側から底面側に向って増
加するような３つの濃度分布を有する如く前記シリコン
基板と反対の導電形をもつシリコン単結晶で満たしてゲ
ートを形成せしめ、この上にシリコン基板と同じ導電形
のシリコン単結晶を積むようにしたことを特徴とする半
導体装置の埋込みゲート形成法◇（２） 前記凹状切
込み溝の縦方向断面の底部を拡散法により高い表面濃度
の拡散層を設けかつこの拡散層の上にエピタキシャル成
長法により中濃度層を設けるとともに、凹状切込ろ溝の
縦方向断面の上層部をエピタキシャル成長法で低濃度層
を設けるようにした特許請求の範囲第（１）項記載の半
導体装置の埋込みゲート形成法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57120460A JPS5911684A (ja) | 1982-07-13 | 1982-07-13 | 半導体装置の埋込みゲ−ト形成法 |
| US06/511,193 US4528745A (en) | 1982-07-13 | 1983-07-06 | Method for the formation of buried gates of a semiconductor device utilizing etch and refill techniques |
| DE8383304079T DE3381267D1 (de) | 1982-07-13 | 1983-07-13 | Verfahren zur herstellung von vergrabenen gates fuer eine halbleiteranordnung. |
| EP83304079A EP0099270B1 (en) | 1982-07-13 | 1983-07-13 | Method for the formation of buried gates of a semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57120460A JPS5911684A (ja) | 1982-07-13 | 1982-07-13 | 半導体装置の埋込みゲ−ト形成法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5911684A true JPS5911684A (ja) | 1984-01-21 |
Family
ID=14786715
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57120460A Pending JPS5911684A (ja) | 1982-07-13 | 1982-07-13 | 半導体装置の埋込みゲ−ト形成法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5911684A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60253279A (ja) * | 1984-05-29 | 1985-12-13 | Toyota Central Res & Dev Lab Inc | 半導体歪み測定器 |
| JPH02169705A (ja) * | 1988-12-20 | 1990-06-29 | Oishi Kinzoku Kogyo Kk | 鈎ホック自動装着装置 |
| JPH07316911A (ja) * | 1994-03-15 | 1995-12-05 | Stocko Verschlusstechnik Gmbh & Co | 取付部品を供給するための装置 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS49130185A (ja) * | 1973-04-12 | 1974-12-13 | ||
| JPS50117373A (ja) * | 1974-02-28 | 1975-09-13 | ||
| JPS5219083A (en) * | 1975-08-06 | 1977-01-14 | Nippon Gakki Seizo Kk | Field-effect tansistor |
-
1982
- 1982-07-13 JP JP57120460A patent/JPS5911684A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS49130185A (ja) * | 1973-04-12 | 1974-12-13 | ||
| JPS50117373A (ja) * | 1974-02-28 | 1975-09-13 | ||
| JPS5219083A (en) * | 1975-08-06 | 1977-01-14 | Nippon Gakki Seizo Kk | Field-effect tansistor |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60253279A (ja) * | 1984-05-29 | 1985-12-13 | Toyota Central Res & Dev Lab Inc | 半導体歪み測定器 |
| JPH0337750B2 (ja) * | 1984-05-29 | 1991-06-06 | Toyoda Chuo Kenkyusho Kk | |
| JPH02169705A (ja) * | 1988-12-20 | 1990-06-29 | Oishi Kinzoku Kogyo Kk | 鈎ホック自動装着装置 |
| JPH07316911A (ja) * | 1994-03-15 | 1995-12-05 | Stocko Verschlusstechnik Gmbh & Co | 取付部品を供給するための装置 |
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