JPS59114865A - 半導体メモリセル - Google Patents
半導体メモリセルInfo
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- JPS59114865A JPS59114865A JP57224703A JP22470382A JPS59114865A JP S59114865 A JPS59114865 A JP S59114865A JP 57224703 A JP57224703 A JP 57224703A JP 22470382 A JP22470382 A JP 22470382A JP S59114865 A JPS59114865 A JP S59114865A
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、半導体メモリセルに関するものである。
半導体メモリは、急速に大記憶容量化が進み、特に、高
密度化に適した、１トランジスタ型メモリセルを用いた
ダイナミック型ランダムアクセスメモリ（Ｒ，ＡＭ）に
関しては、さまざまな工夫がなされ、微細パターン形成
技術や、構造の多層化などによシ、多くの小さなメモリ
セルが発表されている。すなわち、従来は、小さなメモ
リセルを開発し、チップ面積を小さくすることによって
、製造歩留シを向上させ、コストを下げたシ、生産量を
増大させたりするという考え方が一般的であった０ 確かにチップ面積が比較的小さい場合は、さらにチップ
面積を小さくすることは、製造歩留の向上に大きな効果
を示したが、現在のように大記憶容量化によシチップ面
積が、４０〜５０朋２にも達している場合には、チップ
面積の小型化による歩留り向上の効果は小さく、かえっ
て小型化に伴ない構造が複雑化し、製造工程が長くなっ
てしまっている。たとえば、フォトレジスト（ＰＲ）工
程の数で比較すると、本来絶縁ゲート電界効果型（ＭＩ
Ｓ型）集積回路を構成するためには、５工程で可能であ
るのに対し、９工程から１２工程必要となってし壕って
いるのが現状であハチツブ面積が大きい場合は、チップ
面積の小型化よ）も製造工程を簡単化し、工期短縮をは
かる方がＸ要となりっつある。
密度化に適した、１トランジスタ型メモリセルを用いた
ダイナミック型ランダムアクセスメモリ（Ｒ，ＡＭ）に
関しては、さまざまな工夫がなされ、微細パターン形成
技術や、構造の多層化などによシ、多くの小さなメモリ
セルが発表されている。すなわち、従来は、小さなメモ
リセルを開発し、チップ面積を小さくすることによって
、製造歩留シを向上させ、コストを下げたシ、生産量を
増大させたりするという考え方が一般的であった０ 確かにチップ面積が比較的小さい場合は、さらにチップ
面積を小さくすることは、製造歩留の向上に大きな効果
を示したが、現在のように大記憶容量化によシチップ面
積が、４０〜５０朋２にも達している場合には、チップ
面積の小型化による歩留り向上の効果は小さく、かえっ
て小型化に伴ない構造が複雑化し、製造工程が長くなっ
てしまっている。たとえば、フォトレジスト（ＰＲ）工
程の数で比較すると、本来絶縁ゲート電界効果型（ＭＩ
Ｓ型）集積回路を構成するためには、５工程で可能であ
るのに対し、９工程から１２工程必要となってし壕って
いるのが現状であハチツブ面積が大きい場合は、チップ
面積の小型化よ）も製造工程を簡単化し、工期短縮をは
かる方がＸ要となりっつある。
第１図は、最も簡単な構造をした１トランジスタ型メモ
リセルの列であフ、第２図には、その回路図を示しであ
る。実線１１はフィールド領域、一点鎖線１２はワード
線とセル容量の対極を構成している多結晶シリコン層、
１３はトランス７アグートのドレイン領域とアルミニウ
ム配線層にょ多構成されたデータ線１４とを接続するた
めの開口部、点＃１１５はセル容量イオン注入領域をそ
れぞれ示している。これは、フィールドイオン注入ゲー
ト多結晶シリコン層・コンタクト開口部・アルミニウム
配線層・カバーの６ＰＲ工程で製造可能で、これは、前
述のとと＜ＭＩＳ）ランジスタを構成するのに必要な最
少限の工程数に近い。
リセルの列であフ、第２図には、その回路図を示しであ
る。実線１１はフィールド領域、一点鎖線１２はワード
線とセル容量の対極を構成している多結晶シリコン層、
１３はトランス７アグートのドレイン領域とアルミニウ
ム配線層にょ多構成されたデータ線１４とを接続するた
めの開口部、点＃１１５はセル容量イオン注入領域をそ
れぞれ示している。これは、フィールドイオン注入ゲー
ト多結晶シリコン層・コンタクト開口部・アルミニウム
配線層・カバーの６ＰＲ工程で製造可能で、これは、前
述のとと＜ＭＩＳ）ランジスタを構成するのに必要な最
少限の工程数に近い。
本来Ｎチャネル型ＭＩ８メモリでは、選択線であるワー
ド線は、選択された１本のみ正電位に充電すればよく、
他のワード線はすべて接地電位のままであることに着目
したものでこの接地電位のワード線をセル対極として用
いることにょフ非常に単純な構成となっている。
ド線は、選択された１本のみ正電位に充電すればよく、
他のワード線はすべて接地電位のままであることに着目
したものでこの接地電位のワード線をセル対極として用
いることにょフ非常に単純な構成となっている。
しかしながら第１図、−第２図に示されるようにワード
線ＷＬｌによって選択されるメモリセルのセル容量の対
極はすべてＷＬ２によって構成されているため、ワード
線ＷＬｌによって選択されるメモリセルのセル情報（節
点Ｎｌの電位）がすべて接地電位である場合ワード線Ｗ
ＬＩが上昇するとスタンバイ時に前もって充電されてい
るデータ線りから電荷が流れ込み選択されたセル全部の
節点Ｎ１の電位が上昇するため、セル容量で結合してい
るワード線ＷＬ２が瞬時的に浮き上がシ、ワード線ＷＬ
２によって選択されるメモリセルの情報を破壊してしま
う危険を生ずる。同様の理由から、接地電位のセル情報
を電源電位の情報に書きかえる場合同様の危険を生ずる
。これは、動作マージンの減少、あるいは、製造歩留の
低下をひきおこす。
線ＷＬｌによって選択されるメモリセルのセル容量の対
極はすべてＷＬ２によって構成されているため、ワード
線ＷＬｌによって選択されるメモリセルのセル情報（節
点Ｎｌの電位）がすべて接地電位である場合ワード線Ｗ
ＬＩが上昇するとスタンバイ時に前もって充電されてい
るデータ線りから電荷が流れ込み選択されたセル全部の
節点Ｎ１の電位が上昇するため、セル容量で結合してい
るワード線ＷＬ２が瞬時的に浮き上がシ、ワード線ＷＬ
２によって選択されるメモリセルの情報を破壊してしま
う危険を生ずる。同様の理由から、接地電位のセル情報
を電源電位の情報に書きかえる場合同様の危険を生ずる
。これは、動作マージンの減少、あるいは、製造歩留の
低下をひきおこす。
本発明の目的は、製造工程が短かく構造が簡単でなおか
つ安定に動作する半導体メモリを提供することにある。
つ安定に動作する半導体メモリを提供することにある。
本発明は、一対のデータ線り、Ｄが、それぞれ同一のワ
ード線ＷＬＩに接続されたゲート電極を有する２つのＭ
ＩＳ ＦＥＴ Ｑ３．Ｑ、のドレインに接続され、該Ｍ
ＩＳ Ｆ’ＥＴのソースはそれぞれデータ蓄積容ｊｋ
Ｃｓ 、 Ｃ４に接続され、なおかつ、該データ蓄積容
量Ｃ，、Ｃ，の対極は、どちらも前記ワード線ＷＬＩに
近接する他のワード線ＷＬ２に接続されていることを特
徴とする半導体メモリセルである。
ード線ＷＬＩに接続されたゲート電極を有する２つのＭ
ＩＳ ＦＥＴ Ｑ３．Ｑ、のドレインに接続され、該Ｍ
ＩＳ Ｆ’ＥＴのソースはそれぞれデータ蓄積容ｊｋ
Ｃｓ 、 Ｃ４に接続され、なおかつ、該データ蓄積容
量Ｃ，、Ｃ，の対極は、どちらも前記ワード線ＷＬＩに
近接する他のワード線ＷＬ２に接続されていることを特
徴とする半導体メモリセルである。
次に本発明の一実施例を第４図に示す。第１図同様実線
４１はフィールド、一点鎖線４２は、ワード線とセル容
量対極を形成している多結晶シリコン層、４３は開口部
、破線４４はデータ線を形成しているアルミニウム層、
点線４５は基板と逆導電型の不純物イオン注入層を示す
。第５図は、回路構成図を示す。
４１はフィールド、一点鎖線４２は、ワード線とセル容
量対極を形成している多結晶シリコン層、４３は開口部
、破線４４はデータ線を形成しているアルミニウム層、
点線４５は基板と逆導電型の不純物イオン注入層を示す
。第５図は、回路構成図を示す。
次にこの実施例の動作を第５図を参照しながら説明する
。ただしＮチャネル型ＭＯ８）？ンジスタを使用した場
合を説明する。まずワードｉｍＷＩ、ｘを正電位に保ち
Ｄに電源電位ＶＣＣ％Ｄに接地電位を与えることに、「
ｌ」を書き込む。この時ワード線ＷＬ２は接地電位に保
っておく。次にワード線ＷＬＩを接地電位にした後、９
１２を正電位にし、バランス用トランジスタＱＢでデー
タ＃Ｄ 、 Ｄをバランスし、データ保持状態（スタン
バイ状態）にはいる。その結果データ線り、Ｄの電位は
ほぼ％Ｖｃｃとなっている。次に読み出しサイクルには
いると、再びワードｇＷＬ１に正電位を与えることによ
フデータ線り、Ｄにセル情報を説み出す。ワード線ＷＬ
Ｉを正電位にした瞬間からのデータ線り、Ｄの電位変化
を第６図に示す。たて軸はデータ線の電位、横軸は時間
を示す。セル容量の節点Ｎ、、Ｎ、の電位変動もあわせ
て示しである。セル容量の節点Ｎ３． Ｎ、はやは勺ワ
ード線ＷＬ２と容量結合しているが一方が上昇すると他
方は常に下降し、対になって近接して配置されているた
め、ワード線ＷＬ２が浮き上がりワード線ＷＬ２によっ
て選択されるメモリセルの情報を破壊することはない。
。ただしＮチャネル型ＭＯ８）？ンジスタを使用した場
合を説明する。まずワードｉｍＷＩ、ｘを正電位に保ち
Ｄに電源電位ＶＣＣ％Ｄに接地電位を与えることに、「
ｌ」を書き込む。この時ワード線ＷＬ２は接地電位に保
っておく。次にワード線ＷＬＩを接地電位にした後、９
１２を正電位にし、バランス用トランジスタＱＢでデー
タ＃Ｄ 、 Ｄをバランスし、データ保持状態（スタン
バイ状態）にはいる。その結果データ線り、Ｄの電位は
ほぼ％Ｖｃｃとなっている。次に読み出しサイクルには
いると、再びワードｇＷＬ１に正電位を与えることによ
フデータ線り、Ｄにセル情報を説み出す。ワード線ＷＬ
Ｉを正電位にした瞬間からのデータ線り、Ｄの電位変化
を第６図に示す。たて軸はデータ線の電位、横軸は時間
を示す。セル容量の節点Ｎ、、Ｎ、の電位変動もあわせ
て示しである。セル容量の節点Ｎ３． Ｎ、はやは勺ワ
ード線ＷＬ２と容量結合しているが一方が上昇すると他
方は常に下降し、対になって近接して配置されているた
め、ワード線ＷＬ２が浮き上がりワード線ＷＬ２によっ
て選択されるメモリセルの情報を破壊することはない。
データ線り、Ｄの電位差Ｓがセンスアンプ（Ｓ、Ａ、）
の入力信号となフ、センスアンプを活性化することによ
、ＱＤを電源電位■ＣＣに、Ｄを接地電位にすることが
できる。その結果セルの情報のリフレ・ソシュが完了す
る。次に、ワード線ＷＬＩを接地電位にした後、前回同
様にＬ；１５２を正電位にすることによりバランスをと
り、再びスタンノくイ状態にはいる。この時やはクデー
タ、ＩＪＤ 、 Ｄの電位は、はぼ％ＶＣＣである。す
なわち、本発明のメモリセルを用いたセルでは、第１図
のセルで見られたような現象は生じない。
の入力信号となフ、センスアンプを活性化することによ
、ＱＤを電源電位■ＣＣに、Ｄを接地電位にすることが
できる。その結果セルの情報のリフレ・ソシュが完了す
る。次に、ワード線ＷＬＩを接地電位にした後、前回同
様にＬ；１５２を正電位にすることによりバランスをと
り、再びスタンノくイ状態にはいる。この時やはクデー
タ、ＩＪＤ 、 Ｄの電位は、はぼ％ＶＣＣである。す
なわち、本発明のメモリセルを用いたセルでは、第１図
のセルで見られたような現象は生じない。
さらに、第３図は、第６図と同様、第２図においてワー
ド線ＷＬｉが正電位になってからのデータ線り、Ｄの電
位の変化を示したものでおる。すなわち、第２図の方式
では、データ線り、Ｄの初期電位が低くなると信号量が
減少するため、スタンバイ時に、データ線り、Ｄは、し
っかシと電源電位Ｖｃｃまで充電する必要があフ、第２
図戸、は電源以上の電位を保持する必要がある。しかし
、電源以上の電位を発生させるためには、複雑な回路を
必要とし、なおかつリーク電流や、容量結合によるノイ
ズ電圧の影響を受けやすくなる。しかも、データ線り、
Ｄが、どちらも電源電位付近であると、バランス用のト
ランジスタＱＢＩのゲートはしきい値付近の電位差しか
与えられない状態になることも考えられ何らかの原因、
たとえば浮遊容量結合などによるノイズなどによシデー
タ線り、Ｄにアンバランス電位差が生じた場合バランス
の能力が小さく誤動作することもある。
ド線ＷＬｉが正電位になってからのデータ線り、Ｄの電
位の変化を示したものでおる。すなわち、第２図の方式
では、データ線り、Ｄの初期電位が低くなると信号量が
減少するため、スタンバイ時に、データ線り、Ｄは、し
っかシと電源電位Ｖｃｃまで充電する必要があフ、第２
図戸、は電源以上の電位を保持する必要がある。しかし
、電源以上の電位を発生させるためには、複雑な回路を
必要とし、なおかつリーク電流や、容量結合によるノイ
ズ電圧の影響を受けやすくなる。しかも、データ線り、
Ｄが、どちらも電源電位付近であると、バランス用のト
ランジスタＱＢＩのゲートはしきい値付近の電位差しか
与えられない状態になることも考えられ何らかの原因、
たとえば浮遊容量結合などによるノイズなどによシデー
タ線り、Ｄにアンバランス電位差が生じた場合バランス
の能力が小さく誤動作することもある。
これに対し、本発明によるメモリは、信号量が、データ
線り、Ｄの初期電位によらないため、前述のごとくバラ
ンスをとるのみでスタンバイ状態にはいれ、電源電位ま
で充電する必要がなく、非常に速くリセットが完了でき
、しかもデータ線り、Ｄの初期電位が低いため、バラン
ス用のトランジスタＱＢのゲート電位戸、は電源電位で
も十分バランスでき、ノイズに対しても強いメモリセル
となる。
線り、Ｄの初期電位によらないため、前述のごとくバラ
ンスをとるのみでスタンバイ状態にはいれ、電源電位ま
で充電する必要がなく、非常に速くリセットが完了でき
、しかもデータ線り、Ｄの初期電位が低いため、バラン
ス用のトランジスタＱＢのゲート電位戸、は電源電位で
も十分バランスでき、ノイズに対しても強いメモリセル
となる。
このように、本発明によれば、製造工程が非常に短かく
、構造が単純でなおかつ安定に動作するｌトランジスタ
型メモリが得られる。
、構造が単純でなおかつ安定に動作するｌトランジスタ
型メモリが得られる。
以上は、Ｎチャネル型メモリについて説明したがＰチャ
ネル型にても同様のことが言える。
ネル型にても同様のことが言える。
第１図は従来の１トランジスタ型メモリセルの平面図、
第２図は第１図の回路構成図、第３図は第２図において
ワード線ＷＬｌが選択されたあとのデータ線の電位の変
化を示す図、第４図は本発明の一実施例を説明するため
の平面図、第５図は第４図の回路構成図、第６図は第５
図においてワード線ＷＬＩが選択されたあとのデータ線
の電位の変化を示す図、である。 なお図において、１１，４１・・・・・・フィールド領
域、１２．４２・・・・・・多結晶シリコン層、１３．
４３・・・・・・開口部、１４，４４・・・・・・デー
タ線、１５．４５・・・・・・セル容量イオン注入領域
、ＷＬｌ、ＷＬ２・・・・・・ワード線、Ｄ、五・・・
・・・データ線、Ｑｔ 、 Ｑ、ｔ 、 Ｑｓ 、 Ｑ
４・・・・・・ＭＩＳＦＥＴ、 Ｃ，、Ｃ，、Ｃ５，Ｃ
，・・・・・・データ蓄積容量、８Ａ・・・・・・セン
スアンプ、である。 、４ ／ｚ ｔ ／ 図 わ ？ 図 Ｚ 、３図 Ｌ４図 冗６図
第２図は第１図の回路構成図、第３図は第２図において
ワード線ＷＬｌが選択されたあとのデータ線の電位の変
化を示す図、第４図は本発明の一実施例を説明するため
の平面図、第５図は第４図の回路構成図、第６図は第５
図においてワード線ＷＬＩが選択されたあとのデータ線
の電位の変化を示す図、である。 なお図において、１１，４１・・・・・・フィールド領
域、１２．４２・・・・・・多結晶シリコン層、１３．
４３・・・・・・開口部、１４，４４・・・・・・デー
タ線、１５．４５・・・・・・セル容量イオン注入領域
、ＷＬｌ、ＷＬ２・・・・・・ワード線、Ｄ、五・・・
・・・データ線、Ｑｔ 、 Ｑ、ｔ 、 Ｑｓ 、 Ｑ
４・・・・・・ＭＩＳＦＥＴ、 Ｃ，、Ｃ，、Ｃ５，Ｃ
，・・・・・・データ蓄積容量、８Ａ・・・・・・セン
スアンプ、である。 、４ ／ｚ ｔ ／ 図 わ ？ 図 Ｚ 、３図 Ｌ４図 冗６図
Claims (1)
- 半導体メモリセルにおいて、第１のデータ線と該第１の
データ線の反対情報を扱う第２のデータ線とを有し、該
第１のワード線に接続されたゲート電極を有する第１の
絶縁ゲート型電界効果トランジスタと第２の絶縁ゲー
ト型電界効果トランジスタとのドレインがそれぞれ前記
第１と第２のデータ線に接続され、前記第１の絶縁ゲー
ト型電界効果トランジスタのソースは第１のデータ蓄積
容量対極の一方の端に、前記第２の絶縁ゲート型電界効
果トランジスタのソースは第２のデータ蓄積容量対極の
一方の端にそれぞれ接続され、かつ、前記第１と第２の
データ蓄積容量の他方の対極はどちらも前記第１のワー
ド線に近接する第２のワード線に接続されていることを
特徴とする半導体メモリセル。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57224703A JPS59114865A (ja) | 1982-12-21 | 1982-12-21 | 半導体メモリセル |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57224703A JPS59114865A (ja) | 1982-12-21 | 1982-12-21 | 半導体メモリセル |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59114865A true JPS59114865A (ja) | 1984-07-03 |
Family
ID=16817915
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57224703A Pending JPS59114865A (ja) | 1982-12-21 | 1982-12-21 | 半導体メモリセル |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59114865A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5151772A (en) * | 1987-09-19 | 1992-09-29 | Hitachi, Ltd. | Semiconductor integrated circuit device |
| JP2001243774A (ja) * | 2000-02-29 | 2001-09-07 | Fujitsu Ltd | 半導体記憶装置 |
-
1982
- 1982-12-21 JP JP57224703A patent/JPS59114865A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5151772A (en) * | 1987-09-19 | 1992-09-29 | Hitachi, Ltd. | Semiconductor integrated circuit device |
| JP2001243774A (ja) * | 2000-02-29 | 2001-09-07 | Fujitsu Ltd | 半導体記憶装置 |
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