JPS589958B2

JPS589958B2 - 電子楽器のエンベロ−プ発生器

Info

Publication number: JPS589958B2
Application number: JP51116776A
Authority: JP
Inventors: 昭夫日吉; 晧中田; 茂山田; 栄一郎青木; 栄一山賀
Original assignee: Nippon Gakki Co Ltd
Current assignee: Nippon Gakki Co Ltd
Priority date: 1976-09-29
Filing date: 1976-09-29
Publication date: 1983-02-23
Also published as: DE2743264A1; GB1587214A; DE2743264C2; JPS5342720A; USRE32726E; US4185532A

Description

【発明の詳細な説明】この発明は電子楽器等において使用するエンベロープ発
生器の改良に関する。

電子楽器において発生音の振幅エンベロープを制御する
場合、あるいは電圧制御型フィルタや電圧制御型増幅器
など電圧制御型回路の特性を経時的に制御する場合など
において使用する制御波形を発生するためにエンベロー
プ発生器が用いられる。

従来のエンベロープ発生器は、エンベロープ波形の順次
サンプル点の振幅をエンベロープメモリに順番に記憶し
ておき、メモリ読み出し制菌用カウンタを所定のクロッ
クパルスによって駆動して前記メモリから読み出すべき
サンプル点振幅のアドレスを順次進めていくようにして
いた。

ここで、カウンタによって指定されるアドレスはエンベ
ロープ波形の各サンプル点振幅の発生時間に対応するも
のである。

従って、同じ値のサンプル点振幅でもその発生時間が異
なればエンベロープメモリの別アドレスに記憶しなけれ
ばならない。

例えば第１図ａに示すようにアタック部分、サスティン
部分、ディケイ部分から成るエンベロープ波形を発生す
る場合、初めに読み出すアタック部分の順次サンプル点
振幅をアドレス１からアドレス１６に記憶し、後で読み
出すディケイ部分の順次サンプル点振幅をアドレス１７
以降のアドレスに記憶する。

従って、アタック部分とディケイ部分のサンプル点にお
いて同じ振幅値が有ったとしてもそれらは別アドレスに
記憶される。

このように同じ値のデータを別アドレスに夫々記憶する
ということは、メモリの利用効率を低くするという欠点
をもたらす。

また、第１図すに示すように指数関数的に変化する減衰
波形を従来のエンベロープ発生器で得る場合は、振幅変
化のステップ数（例えば６）に比べてはるかに多いアド
レス数（例えば２１）がエンベロープメモリに要求され
るので不経済である。

捷だ、第１図Ｃに示すように振幅変化のステップ数と同
数のアドレス数によって指数的に変化するエンベロープ
波形を従来のエンベロープ発生器において発生する場合
は、エンベロープメモリに記憶するすべてのサンプル点
（ステップ）の振幅値の関係が指数関数となるように設
定しなければならず、面倒である。

以上のような欠点は、従来のエンベロープ発生。

器がエンベロープメモリに記憶した通りの変化形状をも
つエンベロープ波形しか発生することができず、メモリ
読み出し制御用カウンタはメモリに記憶した通りのエン
ベロープ波形を順番に読み出すためにだけ使用されてい
ることに起因する。

この点を鑑みて、この発明のエンベロープ発生器は、カ
ウンタの計数内容を、加算もしくは減算等の演算によっ
て任意に増数もしくは減数させ、該カウンタの計数値の
変角に対応した形状のエンベロープ波形を発生させるよ
うにしたものである。

従って、アタック特性のエンベロープはカウンタを増数
し、ディケイ特性のエンベロープはカウンタを減数する
ことにより、メモリの同じアドレスの振幅値を共用する
ことができる。

例えばメモリのアドレスがＯから６３の場合、第１図ａ
に示した従来例ではアタック部分が１６ステツプの振幅
値によって形成され、ディケイ部分が４７ステツプの振
幅値によって形成されるが、この発明によればアタック
部分もディケイ部分も夫々６３ステツプの振幅値によっ
て形成することができるのでエンベロープ波形の分解度
が良好となる。

この発明においては、指数関数的に変化するエンベロー
プ波形はカウンタに対して時間を変数とした指数関数演
算を行なわせることにより実現することができる。

従って、メモリの各アドレスに記憶する振幅値の関係は
リニアでよいので、メモリの記憶内容の設定が容易であ
る。

この発明によれば、近似的な指数関数演算は加算と減算
の組合せによって極めて簡単な構成で実現することがで
きる。

このことは、クロックパルスに従って一定時間毎にカウ
ンタを減数（または増数）するという第１の演算を行な
うと共に、成るタイミングに応じて該カウンタを増数（
または減数）するという第２の演算を合わせて行なうこ
とにより可能である。

すなわち、前記第２の演算において前記カウンタを増数
または減数するタイミングを段階的に速める（または遅
くする）ことにより、第１及び第２の演算結果の差であ
るカウンタの計数値の時間的変化が折れ線的に指数関数
に近似される。

上記第２の演算のために、カウンタとは別途に該カウン
タの最下位ビットよりも下位桁いわば小数桁で計数を行
なう小数部カウンタを設け、カウンタの所定上位ビット
のデータを小数部カウンタに帰還して計数を行なわせ、
その小数部カウンタの桁上げデータ″１″をカウンタに
供給して加算もしくは減算するような構成とする。

すなわち、カウンタの所定上位ビットデータの値に応じ
て帰還量（第２演算における増もしくは減数量）が変化
するので、時間経過−ともなって該カラく夕の計数値が
変化すると前記第２演算における増または減数量が変化
する。

上記帰還量が一定の時間領域はカウンタ計数値が直線的
に変化する領域であり、該帰還量が変化する時点は折れ
線における折曲点である。

帰還量が変化するとは、カウンタから小数部カウンタに
戻す所定上位ビット（複数）のデータの値が変化するこ
とである。

指数特性を折れ線近似する場合、極限（０）に近づくほ
ど直線領域が長くなり、極限（０）付近では指数特性が
充分に出せなくなるおそれがある。

そこで、この発明では極限（０）付近のエンベロープ振
幅値を記憶するメモリの僅か々アドレス範囲において記
憶振幅値相互の関係が指数特性となるように予じめ設定
しておくことができる。

残りの大部分のアドレス範囲に記憶する振幅値の関係は
前述のようにリニアである。

これによって、折れ線近似演算によって十分に指数特性
を実現することができるエンベロープの大半の領域にお
いては折れ線近似を採用し、折れ線近似によっては指数
特性を十分に実現できない極限付近の僅かな領域におい
てはメモリの一部分に予じめ記憶した指数特性波形の読
み出しによってアナログ的に指数特性を模倣する。

この場合、指数特性を記憶させるアドレス部分は極く僅
かであり、残りの部分はリニアでよいので、メモリの設
定が容易である。

従って、この発明によれば、折れ線演算による指数特性
の近似と僅かな領域のアナログ的な指数特性近似との組
合わせによって、効果的に指数特性のエンベロープを発
生することができる。

この一例は後述の第１０図に示されている。

すなわち直線領域Ｉ〜■によって指数特性の折れ線近似
を実現し、最終領域■においては破線で示すようにメモ
リの記憶によってアナログ的に指数近似を行なう。

第１０図の最終領域■においては、カウンタの計数値は
実線で表わすようにリニアに変化（減少）するが、その
計数値に対応して読み出されるエンベロープ振幅レベル
は破線で表わすように指数的に変化（減少）することが
示されている。

以下この発明の一実施例を添付図面を参照して詳細に説
明しよう。

第２図のエンベロープ発生器１０は電子楽器において楽
音の音量エンベロープ制御のために利用されるものであ
る。

鍵盤コードＫｌｊＫ２は鍵盤（図示せず）で成る鍵
が押圧されたとき発生されるもので、押圧鍵が所属する
鍵盤の種類を表わしている。

コードＫｌｊＫ２の内容と鍵盤種類の関係は下記第
１表の通りである。

ディケイ開始信号ＤＳは上記鍵盤コードに１゜Ｋ２を生
じさせた鍵の押圧が解除されたとき発生される。

エンベロープ発生器１０において１つのエンベロープ波
形の発生が終了すると後述のようにディケイ終了信号Ｄ
Ｆが発生される。

前記ディケイ開始信号ＤＳとディケイ終了信号ＤＦが同
時に発生したことを条件にクリア信号ＣＣが発生される
。

クリア信号ＣＣが発生されると、ディケイ開始信号ＤＳ
及び鍵盤コードＫｌ＞Ｋ２などが消去される。

従って、鍵盤コードに１ｔＫ２は押鍵開始時からクリ
ア信号ＣＣが発生されるまでの間発生し、押鍵された当
該鍵盤の音が電子楽器において発音中であることを表わ
している。

また、ディケイ開始信中ＤＳは離鍵時からクリア信号Ｃ
Ｃが発生されるまでの間発生し、離鍵後の減衰発音中で
あることを表わしている。

なお、アタックパルスＡＰは押鍵当初に１発だけ発生さ
れるパルスである。

これらの信号に１．に２．ＤＳ、ＣＣ，ＡＰはキーアサ
イナあるいはチャンネルプロセッサといわれる電子楽器
の発音割当て回路（図示せず）から発生され、エンベロ
ープ発生器１０に供給される。

前記発音割当て回路は、時分割処理によって複数音の同
時発音を可能にする回路であり、複数の時分割発音チャ
ンネルの１つに１つの押圧鍵の発音を割当てる。

従って、上記の各信号に１．Ｋ２。ＤＳ、ＣＣ，Ａ
Ｐはこれらの信号に対応する鍵の発音が割当てられたチ
ャンネルの時間に同期して時分割的に供給される。

このため、これらの信号に１．に２．ＤＳ、ＣＣ２ＡＰ
を受入れて動作するエンベロープ発生器１０は、第３図
乃至第５図に詳細を示したように時分割動作が可能とな
っている。

第６図ａは主クロツクパルスφ１を示すグラフで、この
パルスφ１は各チャンネルの時分割動作を制御するもの
であり、例えば１μＳ（マイクロ秒；１０−６秒）の周
期を有している。

チャンネル数が１２であるから、主クロツクパルスφ１
によって順次区切られるｌμｓ幅のタイムスロットは第
１チヤンネル〜第１２チヤンネルに順次対応させられる
。

第６図すに示すように、各タイムスロットを順に第１チ
ャンネル時間〜第１２チャンネル時間ということにする
。

各チャンネル時間は循環して発生する。

第６図Ｃに示すように１２μＳの周期をもつ同期クロッ
クパルスφＡは、後述のアタッククロックパルスやディ
ケイクロックパルスを全チャンネル時間（１２μＳ）に
同期させるために使用される。

第２図において、カウンタ１１の計数出力はメモリ１２
に供給され、その計数値ＣＶに対応する値のエンベロー
プ振幅情報に変換される。

メモリ１２の記憶内容は例えば第７図に示すようになっ
ており、計数値０附近（Ｏ〜７）では指数特性を示し、
その他の計数値（８〜６３）に対してはリニア特性を示
す。

勿論、破線で示したように全計数値（０〜６３）に対し
てリニアな関係を示す振幅情報をメモリ１２に記憶する
ようにしてもよい。

カウンタ１１は、クロックゲート１３から供給されるア
タッククロックパルスＡＣによって増数され、ディケイ
クロックパルスＤＣによって減数される。

また、指数的に変化するディケイエンベロープを折れ線
近似によって得る場合は、カウンタ１１の所定上位ビッ
ト（複数）のデータをライン１４及びゲート１５を介し
てディケイクロックパルスＤＣのタイミングで小数部カ
ウンタ１６に帰還する。

小数部カウンタ１６における演算の結果中じるキャリイ
信号ＣＲはカウンタ１１の加算入力に供給される。

従って、ディケイクロックパルスＤＣによる減算の程度
が、小数部カウンタ１６からキャリイ信号ＣＲが加わる
頻度に応じて変化し、計数値Ｃｖが指数的に変化する。

カウンタ１１の計数値Ｃｖの経時的変化が発生エンベロ
ープの形状に対応しているので、該カウンタ１１の計数
動作を制御することにより種々の形状のエンベロープ波
形を発生することができる。

計数値検出回路１７はカウンタ１１の計数内容が所定値
となったことを検出し、エンベロープ発生制御ロジック
１８に対してカウンタ１１の状態を表わす信号を与える
。

エンベロープ発生制御ロジック１８は、カウンタ１１の
加算あるいは減算、およびその計数速度、計数の開始時
、停止時、などを制御することによって所望の形状のエ
ンベロープ波形を発生させる回路であり、エンベロープ
モード選択ロジック１９から与えられるエンベロープモ
ード選択信号Ｆ１〜Ｆ３によってエンベロープ波形のモ
ードが指定される。

また、カーブセレクト信号ＣＵＳに応じてエンベロープ
モード選択信号Ｆ１〜Ｆ３によって指定されたエンベロ
ープ波形の形状を更に切換えることができる。

クロックセレクト回路２０は、エンベロープ発生制御ロ
ジック１８の出力にもとづいてクロックゲート１３を開
放し、チャンネル別りロックセレ゛クトゲート２１から
供給される複数のクロックパルスのうち１つをアタック
クロックパルスＡＣまたはディケイクロックパルスＤＣ
としてカウンタ１１に供給させる。

この実施例では、鍵盤種類別に異なるアタッククロック
パルスあるいはディケイクロックパルスを使用すること
により、エンベロープ形状が同じであってもアタック時
間あるいはディケイ時間が鍵盤側に異なるようにしてい
る。

従って、上鍵盤及び下鍵盤用アタッククロック信号ＣＡ
、ペダル鍵盤用アタッククロック信号ＣＰＡ。

上鍵盤用ディケイクロック信号ＣＵＤ、下鍵盤用ディケ
イクロック信号ＣＬＤ、およびペダル鍵盤用ディケイク
ロック信号ＣＰＤを夫々各別に発振し、クロック同期化
回路２２を経てチャンネル別クロックセレクトゲート２
１に加える。

クロック同期化回路２２は各クロック信号ＣＡ−ＣＰＤ
のパルス幅を全チャンネル時間の１循環期間（１２μＳ
）に同期させる回路である。

鍵盤検出回路２３は鍵盤コードに１．に２をデコードし
、その内容に応じて上鍵盤信号ＵＥ、下鍵盤信号ＬＥ、
あるいはペダル鍵盤信号ＰＥを出力する。

また、データに１．に２のいずれかが１”であれば、押
鍵によって当該チャンネルが発音中となるべきことを表
わすアタック開始信号ＡＳを出力する。

各鍵盤信号ＵＥ、ＬＥ、ＰＥはその発生タイムスロット
に応じてチャンネル別クロックセレクトゲート２１を時
分割的に開放し、各チャンネルに割当てられた音の鍵盤
に対応するクロックパルスを時分割的に選択する。

選択されたクロックパルスはアタッククロック及びディ
ケイクロック別に多重化され、クロックゲート１３に供
給される。

エンベロープモード選択ロジック１９はエンベロープフ
ァンクション切替データＦＵｔ、ＦＵ２ｔＦＵ３．
ＦＬｌ、ＦＬ２及び鍵盤信号ＵＥ、ＬＥ。

ＰＥにもとづいて、演奏者によって選択されたファンク
ションに対応するエンベロープモード選択信号Ｆ１．Ｆ
２．Ｆ３を各チャンネル別に時分割的に出力する。

この実施例のエンベロープ発生器１０においては、１つ
の押鍵に応答して３つの系列Ｘ１．Ｘ２゜Ｘ３から並列
的に３つのエンベロープ波形を発生しうるようになって
いる。

発生可能なエンベロープ波形のモードは第８図Ａ−Ｄに
示した４通りのモードであり、同図Ａは直接キーイング
モード、Ｂはサスティンモード、Ｃはパーカッシブダン
プモード、Ｄはパーカッションモード、テアル。

第８図においてＫＯはキーオン、ＫＦはキーオフのタイ
ミングを示す。

概ね、このエンベロープ発生器１０は、直接キーイング
モードのエンベロープ波形と残りの３モードのエンベロ
ープ波形のうち１つとを組合わせて３つの系列Ｘ１．Ｘ
２．Ｘ３のいずれかに夫々振分けて発生するようになっ
ている。

３ビツトのエンベロープファンクション切替データＦＵ
１．ＦＵ２．ＦＵ３は上鍵盤音のエンベロープファンク
ションを選択するためのデータ、２ビツトのエンベロー
プファンクション切替データＦＬ１．ＦＬ２は下鍵盤音
のエンベロープファンクションを選択するだめのデータ
である。

なお、ペダル鍵盤音は常に１つのエンベロープファンク
ションのみが選択されるようになっているので、特別の
選択データは不要である。

このように、この実施例では鍵盤種類別にエンベロープ
ファンクションを、選択設定することができるようにな
っている。

勿論、データＦＵ１〜ＦＵ３．ＦＬ１．ＦＬ２は図示し
ないスイッチ等によって設定される。

ここで、エンベロープファンクショントハ、各系列Ｘ１
．Ｘ２．Ｘ３に振分けられるエンベロープモードの組合
せのことをいう。

従って、エンベロープファンクション切替データＦＵ１
．ＦＵ２．ＦＵ３゜ＦＬｌ、ＦＬ２は、上鍵盤音または
下鍵盤音のチャンネルではどの系列（Ｘｌ、Ｘ２．Ｘ３
）にどのモードのエンベロープ波形を振分ける、という
ことを表わしている。

ファンクション切替ブータラチャンネル別に処理するた
めて、時分割化された鍵盤信号ＵＥ、ＬＥ、ＰＥがエン
ベロープモード選択ロジック１９及びエンベロープファ
ンクションデコーダ２４に加わっている。

第８図Ｂ、Ｃ，Ｄに示したような時間的に変化するエン
ベロープ波形は、エンベロープ発生制御ロジック１８の
制御にもとづいてカウンタ１１及びメモリ１２の系統か
ら発生される。

第８図Ａに示しだような直接キーイング波形は直接キー
イング波形発生系列デコーダ２５及び直接キーイング波
形発生部２６の系統から発生される。

勿論、直接キーイング波形のみを発生する場合はカウン
タ１１及びメモリ１２を使用してもよい。

エンベロープファンクションデコーダ２４は、直接キー
イングモードが含まれるファンクション切替データを時
分割的にデコードし、直接キーイング波形発生系列デコ
ーダ２５に時分割化されたデコード出力を加える。

直接キーイング波形発生系列デ・−ダ２５は、各系列Ｘ
＋、Ｘ２、Ｘ３に′対応する出力０１ｔ０２．
０３を発生し得るようになッテオリ、上記エンベロープ
ファンクションデコーダ２４でデコードされたエンベロ
ープファンクションにおいて直接キーイングモードのエ
ンベロープ波形を発生すべき系列（ＸＩ、Ｘ２、Ｘ
３）に対応して直接キーイング波形選択信号（０，，
０２゜０３）を出力する。

直接キーイング波形発生部２６は、直接キーイング波形
選択信号０１，０２、または０３が供給されている系列
Ｘ１．Ｘ２、またはＸ３において直接キーイングモード
のエンベロープ波形を発生させる。

選択信号０１，０２，０３に対応する系列Ｘ１゜Ｘ２．
Ｘ３においては、アタック開始信号ＡＳが生じたときか
らディケイ開始信号ＤＳが発生するまでの間、すなわち
押鍵開始時から離鍵時に至るまでの間、一定レベルの直
接キーイング波形（第８図Ａ参照）を発生する。

メモリ出力振分はゲート２７は、直接キーイング波形選
択信号０１〜０３が生じていない系列Ｘ。

〜Ｘ３にメモリ１２から読み出したエンベロープ波形信
号を振分けるだめのゲートである。

例えば、系列Ｘ１及びＸ２で直接キーイングモードのエ
ンベロープ波形を発生し、系列Ｘ３でパーカッションモ
ードのエンベロープ波形を発生する場合、カウンタ１１
及びメモリ１２の系統でパーカッションモ〒ドのエンベ
ロープ波形を発生し、ゲート２７においてこのエンベロ
ープ波形を系列Ｘ３に振分けるようにゲートする。

第２図に概略を示したエンベロープ発生器１０のうち、
カウンタ１１、ゲート１５、小数部カウンタ１６、及び
計数値検出回路１７の詳細例は第４図に示されている。

また、メモリ１２、直接キーイング波形発生部２６、及
びメモリ出力振分はゲート２７の詳細例は第５図に示さ
れている。

エンベロープ発生制御ロジック１８を中心とする残りの
部分の詳細例は第３図に示されている。

第３図乃至第５図を参照した詳細説明の前に、図面にお
いて採用した回路素子の図示方法について第９図を参照
して説明する。

第９図ａはインバータ、同図す、ｃはアンド回路、同図
ｄ、ｅはオア回路である。

アンド回路及びオア回路において入力数が少ない場合は
同図す、ｄの図示方法を採用し、入力数が多い場合ある
いは多数の信号線からいくつかを選択して入力するよう
な場合は同図ｃ、ｅの図示方法を採用する。

同図Ｃ，ｅの図示方法は、回路の入力側に１本の入力線
を描き、この入力線と信号線を格子状に交叉させ、回路
に入力されるべき信号線と入力線との交叉点を丸印で囲
むようにしたものである。

従って同図Ｃの場合論理式はＱ＝Ａ−Ｂ−Ｄであり、同
図ｅの場合はＱ＝Ａ＋Ｂ＋Ｃである。

第９図ｆ、ｇ、ｈは１ビット信号の遅延用シフトレジス
タ（遅延フリップフロップ）であり、ブロック中の数字
（ｒｌｊ６るいは「１２」など）は遅延ステージ数を表
わしている。

同図ｆ２ｇ、ｈのようにシフトクロックが特に図示され
てい々い場合は前述の主クロツクパルスφ１（実際は２
相クロツクを使用する）によってシフトされるものであ
り、例えば「１」ステージのシフトは１μＳの遅延を意
味する。

また同図ｉのようにシフトクロックとしてクロックパル
スφＡが図示されているものは、１２μＳの周期で与え
られるクロックパルスφＡ（実際は２相クロツクを使用
する）によって制御される遅延フリップフロップを示ス
。

なお、この実施例では各チャンネルの信号を時分割的に
処理しているので、種々の遅延要素を経由する処理過程
において同一チャンネルの信号のタイミングを合わせる
ことが必要不可欠である。

そのため第３図乃至第５図の回路の随所において第９図
ｆ−１に示したような遅延フリップフロップ及びシフト
レジスタがタイミング調整のために使用されているが、
これらに関しては特に参照番号を付さない。

前述のように、この実施例のエンベロープ発生器１０の
各出力系列Ｘｔ、Ｘ２ｔＸｓから出力されるエン
ベロープモードの切替工は、エンベロープファンクショ
ン切替データＦＵ１〜ＦＵ３．ＦＬｌ。

ＦＬ２によって行なわれるわけであるが、下記第２表に
谷鍵盤のエンベロープファンクション切替データと各系
列Ｘ１〜Ｘ３から出力されるエンベロープモードとの関
係を示す。

表において、Ａは、第８図Ａに示したような直接キーイ
ングモードを示し、Ｂは、同図Ｂに示したようなサスティンモードを示し、Ｃは、同図Ｃに示したようなパーカッシブダンプモード
を示し、Ｄは、同図りに示したようなパーカッションモードを示
す符号である。

第２表の左欄に記した数字１，２，３，４．・・・はエ
ンベロープファンクション番号であり、同じ番号は同じ
ファンクションである（＠系列Ｘ１〜Ｘ３かう発生する
エンベロープモードの組合わせが同じ）。

例えば、上鍵盤の切替データＦＵ１〜ＦＵ３が”１１１
”のときと、下鍵盤の切替データＦＬ１゜ＦＬ２が’
１１ ”のときは同じ６番のファンクションである。

また、ペダル鍵盤音の場合、２番のファンクションに固
定されているので、サスティンモードＢと直接キーイン
グモードＡのエンベロープが発生される。

第２表の右欄には、エンベロープファンクション切替デ
ータの内容に対応する直接キーイング波形選択信号０１
，０２，０３の内容を示した。

信号０１は系列Ｘ１，０２はＸ２．０３はＸ３に夫々対
応する。

この信号０１〜０３が“１”の系列においては直接キー
イング波形発生部２６から発生する直接キーイングモー
ドのエンベロープ波形を出力し、０″の系列においては
カウンタ１１及びメモリ１２の系統で発生したエンベロ
ープ波形を出力する。

向、この実施例においては全系列Ｘ１．Ｘ２゜Ｘ３がす
べて直接キーイングモードのエンベロープを出力する場
合は、カウンタ１１及びメモリ１２の系統で直接キーイ
ング波形を発生するようになっている。

従って、第２表のファンクション番号ｌの場合のように
全系列Ｘ１〜Ｘ３が直接キーイングモードＡの場合は、
直接キーイング波形選択信号０１〜０３はすべてＯ”で
ある。

第３図において、エンベロープファンクションデコーダ
２４は、直接キーイング波形発生部２６（第２図）から
直接キーイングモードのエンベロープを発生させる必要
のあるファンクションが選択された場合にこれを検出し
、各チャンネル別に時分割的にデコード出力を生じるよ
うに論理が組まれている。

第２表を参照すると、そのようなファンクションは番号
２，３，４，５，８である。

従って、上鍵盤音においては、ファンクション切替デー
タＦＵ１．ＦＵ２．ＦＵ３が夫々上記番号となったとき
下記論理式の通りアンド回路２８〜３２が動作するよう
になっている。

同、アンド回路２８〜３２は上鍵盤信号ＵＥＩＣよって
動作可能にされる。

アンド回路２８・・・（番号８を検出）ＦＵｌ・ＦＵ２・ＦＵ３・ＵＥアンド回路２９・・・（番号５を検出）ＦＵｌ・ＦＵ２・ＦＵ３・ＵＥアンド回路３０・・・（番号４を検出）ＦＵ、・ＦＵ２・ＦＵ３・ＵＥアンド回路３１・・・（番号３を検出）ＦＵｌ・ＦＵ２・ＦＵ３・ＵＥアンド回路３２・・・（番号２を検出）ＦＵｌ・ＦＵ２・ＦＵ３・ＵＥまた、下鍵盤音においては、ファンクション切替データ
ＦＬ１．ＦＬ２が番号２となったとき動作するように、ＦＬｌ・ＦＬ２・ＬＥという論理がアンド回路３３に組゛牛れている。

また、ペダル鍵盤音のファンクションは番号２に固定さ
れているのでアンド回路３４はペダル鍵盤信号ＰＥによ
って動作する。

勿論、アンド回路３４を設けずに信号ＰＥをオア回路３
５に直接加えるようにしてもよい。

ファンクション番号２，３，４，５，８において、番号
３と４は系列Ｘ１及びＸ２に直接キーイングモードＡを
振分けるものであるので、前記アンド回路３０と３１の
出力をオア回路３６でまとめて直接キーイング波形発生
系列コーダ２５のオア回路３７及び３８に供給する。

デコーダ２５において、オア回路３７は系列Ｘ１に対応
する直接キーイング波形選択信号０１を出力し、オア回
路３８は系列Ｘ２に対応する信号０２を出力し、オア回
路３９は系列Ｘ３に対応する信号０３を出力する。

また、ファンクション番号５は系列Ｘ２に直接キーイン
グモードＡを振分けるものなので、アンド回路２９の出
力をデコーダ２５のオア回路３８に供給する。

ファンクション番号８は系列Ｘ１及びＸ３に直接キーイ
ングモードＡを振分けるので、アンド回路２８の出力を
デコーダ２５のオア回路３７及び３９に供給する。

ファンクション番号２は系列Ｘ３に直接キーイングモー
ドＡを振分けるものなので、アンド回路３２．３３及び
３４の出力をオア回路３５でまとめてデコーダ２５のオ
ア回路３９に供給する。

従って、ファンクション切替データＦＵ、〜ＦＵ３゜Ｆ
Ｌｌ、ＦＬ２の値に応じて前記第２表右欄に示すように
直接キーイング波形選択信号０１．ｏ２．ｏ３が発生さ
れる。

上鍵盤信号ＵＥ、下鍵盤信号ＬＥ、ペダル鍵盤信号ＰＥ
は、鍵盤コードに１．に２を鍵盤検出回路２３でデコー
ドし、各鍵盤の音が割当てられているチャンネル時間に
同期して発生される。

鍵盤検出回路２３においてオア回路４０はビットに１゜
Ｆ２のデータを入力し、鍵盤コードに１ｔＦ２が発生
している、すなわち押鍵された音の発音が割当てられて
いるチャンネルの時間に同期してアタック開始信号Ａｓ
を発生する。

エンベロープモード選択ロジック１９から発生されるエ
ンベロープモード選択信号Ｆｌ、Ｆ２゜Ｆ３はカウンタ
１１及びメモリ１２の系統で発生すべきエンベロープ波
形のモードを表わしている。

エンベロープモード選択ロジック１９は鍵盤別に与えら
れたファンクション切替データを共通のラインにまとめ
ることによって、エンベロープモード選択信号Ｆｌ、
Ｆ２、Ｆ３を得る。

すなわち、前記第２表を参照すれば明らかなように、同
じファンクション番号のものはデータＦＵ１．ＦＵ２と
ＦＬｌ、ＦＬ２との値が一致するようになっている。

そこで、データＦＵ１とＦＬｌをまとめてデータＦ１を
作り、データＦＵ２とＦＬ２をまとめてデータＦ２を作
り、データＦＵ３をデータＦ３とするように。

論理が組まれている。

なお、ペダル鍵盤音のファンクションは番号２に固定さ
れているので格別の切替データが与えられないが、上鍵
盤の切替データＦＵ１〜ＦＵ３の番号２の値″１００
”と同じ値のＦ１〜Ｆ３を発生させればよい。

各切替データＦＵ、〜ＦＵ３．ＦＬ１．ＦＬ２は直流的
に与えられているため、各鍵盤信号ＵＥ、ＬＥ、ＰＥに
よって各鍵盤音が割当てられたチャンネル時間に同期し
てデータを選択し、エンベロープモード選択信号Ｆ１．
Ｆ２．Ｆ３が各チャンネル別に時分割的に供給される。

従って、エンベロープモード選択ロジック１９において
は、アンド回路４１にデータＦＵ１と上鍵盤信号ＵＥを
入力し、アンド回路４２にデータＦＬ１と下鍵盤信号Ｌ
Ｅを入力し、アンド回路４３にペダル鍵盤信号ＰＥを入
力し、これらアンド回路４１〜４３の出力をオア回路４
４でまとめてデータＦ１を得る。

なお、アンド回路４３を特に設ける必要はなく、信号Ｐ
Ｅをオア回路４４に直接加えてもよい。

また、アンド回路４５にデータＦＵ２と上鍵盤信号ＵＥ
を人力し、アンド回路４６にデータＦＬ２と下鍵盤信号
ＬＥを人力し、両アンド回路４５，４６の出力をオア回
路４７でまとめてデータＦ２を得る。

また、データＦＵ３と上鍵盤信号ＵＥをアンド回路４８
に加え、データＦ３を得る。

エンベロープモード選択信号Ｆ１、Ｆ２．Ｆ３の値と
それによって選択されるエンベロープモードとの関係を
下記第３表に示す。

エンベロープ発生制御ロジック１８においては、エンベ
ロープモード選択信号Ｆ１．Ｆ２．Ｆ３の値に応じて各
エンベロープモードに対応するアンド回路が動作可能と
なる。

直接キーイングモードＡの場合、信号Ｆ１、Ｆ２
。

Ｆ３がＯＯＯ”であるため、これらを反転した信号が加
わるアンド回路４９及び５０が動作可能となる。

サスティンモードＢの場合は信号Ｆ１．Ｆ２が１０”、
もしくは信号Ｆ１、Ｆ２、Ｆ３が”００１”である
ので、アンド回路５１または５２でこれを検出し、オア
回路５３を経てサスティンモード選択信号ＢＥを発生す
る。

オア回路５３の出力”１”はアンド回路５４．５５及び
５６を動作可能にする。

パーカッシブダンプモードＣとパーカッションモードＤ
の場合は、信号Ｆ２が共に”１”である。

従って両モードＣ，Ｄで共用するアンド回路５７及び５
８は信号Ｆ２が”１”のとき動作可能となる。

また、信号Ｆ１、Ｆ２が１１″となるのはパーカッシ
ョンモードＤが選択されたときのみであるから、パーカ
ッションモード専用のアンドロ路５９は信号Ｆ１及びＦ
２が”１″となったとき動作可能となる。

パーカッシブダンプモードＣの専用のアンド回路６０は
、信号Ｆ１が“０”で、オア回路５３の出力が０″のと
き（サスティンモードＢでないとき）動作可能となる。

クロック同期化回路２２において、上鍵盤及び下鍵盤用
アタッククロック信号ＣＡは立上り及び立下り微分回路
６１に加わり、ペダル鍵盤用アタッククロック信号ＣＰ
Ａは立上り及び立下り微分回路６２に加わる。

上鍵盤用ディケイクロック信号ＣＵＤは立上り及び立下
り微分回路６３に加わり、下鍵盤用ディケイクロック信
号ＣＬＤは立下り微分回路６４に加わり、ペダル鍵盤用
ディケイクロック信号ＣＰＤは立下り微分回路６５に加
わる。

立上り及び立下り微分回路６１のみ詳細を図示したが、
他の立上り及び立下り微分回路６２及び６３も同一構成
である。

また、微分回路６１内において破線で囲んだ部分６６は
立■り微分回路であり、立下り微分回路６４及び６５の
詳細はこの部分６６と同一構成である。

立上り及び立下り微分回路６１，６２．及び６３におい
ては、１２μＳ周期のクロックパルスφＡによって制御
される遅延フリップフロップ６７及び６８を介してクロ
ック信号を夫々１２μＳずつ遅延する。

そして、アンド回路６９において入力クロック信号の立
上り部分に同期した１２μＳ幅の立上り検出パルスを得
る。

この立上り検出パルスの周期は入力クロック信号と同じ
である。

また、アンド回路７０において入力クロック信号の立下
り部分に同期した１２μＳ幅の立下り検出パルスを得る
。

この立上り検出パルス及び立上り検出パルスをオア回路
７１でまとめて、各人力クロック信号ＣＡ、ＣＰＡ、Ｃ
ＵＤの２倍の周波数をもち、１２μ５（１２チャンネル
時間）のパルス幅をもつクロックパルスＣＡ２、ＣＰ
Ａ２、ＣＵＤ２が各回路６Ｌ６２，６３から得られる
。

なお、回路６１及び６３においてはアンド回路７０から
得られる立下り検出パルスをとり出して、モジュロ２５
のカウンタ７２及びモジュロ２１のカウンタ７３のカウ
ントクロックパルスＣＡ’及びＣＵＤ’として出力する
。

カウンタ７２の５ビツトの出力がすべて１゛となり、１
２μＳ幅のパルスＣＡ′が与えられたときアンド回路７
４は信号“１”を出力する。

このアンド回路７４の出力が第１のカーブセレクト用ク
ロックパルスＣＵＡ１として利用される。

このクロックパルスＣＵＡ１の周波数はクロックパルス
ＣＡ’の周波数の１／２５（クロックパルスＣＡ２の周
波数の１／２６）であり、パルス幅は１２μｓである。

アンド回路７５はカウンタ７３の出力とクロックパルス
ＣＵＤ’によって条件が成立したときパルスＵＤを出力
する。

従って、クロックパルスＵＤス幅をもつ。

立下り微分回路６４及び６５は前記回路部分６６と同様
に動作するので、クロックパルスＣＬＤ及びＣＰＤと同
一周波数で１２μＳのパルス幅をもつクロックパルスＣ
ＬＤ’及びＣＰＤ’が出力される。

このクロックパルスＣＬＤ’、ＣＰＤ’はモジュアンド
回路７８，７９を介して１２μＳのパルス幅に整形され
る。

なお、このエンベロープ発生器１０に電源が投入された
とき、イニシャルクリア信号ＩＣがカウンタ７２，７３
，７６．７７のリセット端子に加わるようになっている
。

夫々１２μＳ幅に同期化された上鍵盤及び下鍵盤用アタ
ッククロックパルスＣＡ２、ペダル鍵盤用アタッククロ
ックパルスＣＰＡ２、第１のカーブセレクト用クロック
パルスＣＵＡ１、第２のカーブセレクト用クロックパル
スＣＵＤ２、上鍵盤用ディケイクロックパルスＵＤ、下
鍵盤用ディケイクロックパルスＬＤ、及びペダル鍵盤用
ディケイクロックパルスＰＤは、チャンネル別クロック
セレクトゲート２１に供給される。

チャンネル別クロックセレクトゲート２１において、上
鍵盤信号ＵＥはアンド回路８０，８２，８４．及び８５
を動作可能にし、クロックパルスＣＡ２、ＣＵＡＩ
。

ＣＵＤ２．ＵＤを選択する。

下鍵盤信号ＬＥはアンド回路８１及び８６を動作可能に
し、クロックパルスＣＡ２及びＬＤを選択する。

ペダル鍵盤信号ＰＥはアンド回路８３及び８７を動作用
能にし、クロックパルスＣＰＡ２及びＰＤを選択する。

俗クロックパルスＣＡ２〜ＰＤは１パルスが１２チャン
ネル時間に同期化されているので、その周波数を損なわ
ずに時分割的に選択することが可能である。

時分割的に選択されたアタッククロックパル？、ＣＡ２
、ＣＰＡ２はオア回路８８でまとめられ、アタックク
ロックパルスＡＣＰとしてクロックゲート１３のアンド
回路９０に加えられる。

アンド回路８５，８６，８７で選択されたディケイクロ
ックパルスＵＤ、ＬＤ、ＰＤはオア回路８９でまとめら
れ、ディケイクロックパルスＤＣＰとしてクロックゲー
ト１３のアンド回路９１に加えられる。

また、時分割的に選択された第１カーブセレクト用クロ
ツクパルスＣＵＡ１はクロックゲート１３のアンド回路
９２に加えられ、第２カーブセレクト用クロツクパルス
ＣＵＤ２はアンド回路９３に加えられる。

寸だ、前記オア回路８８の出力ＡＣＰはクロックゲート
のアンド回路９４にも加えられ、パーカッシブダンプモ
ード用のクロックパルスＤＭＰとして利用される。

クロックゲート１３の各アンド回路９０〜９４に人力さ
れたクロックパルスは、エンベロープ発生制御ロジック
１８からの出力によって、あるいはクロックセレクト回
路２０のオア回路９５，９６゜または９７を経由した制
御信号によって選択される。

そして、アンド回路９０の出力はアタッククロックパル
スＡＣとして、また、アンド回路９１〜９４の出力はオ
ア回路９８でまとめられてディケイクロックパルスＤＣ
として、ライン９９または１００を経由して第４図のモ
ジュロ６４のカウウタ１１に供給される。

カウンタ１１は全加算器１０１．１０２．１０３゜１０
４．１０５，１０６によって構成された６ビツトの加算
部と、各ビットの加算結果を各チャンネル毎に時分割的
にホールドするだめの１２ステージのシフトレジスタと
を具えている。

すなわち、カウンタ１１の最下位ビットの加算結果は９
ステージと３ステージのシフトレジスタ１０７．１０８
にホールドされ、第２ビツトのデータは８ステージと４
ステージのシフトレジスタ１０９，１１０にホールドさ
れる。

更に第３ビツトのデータは８ステージと４ステージのシ
フトレジスタ１１１゜１１２に、第４ビツトのデータは
７ステージ、２ステージ及び３ステージのシフトレジス
タ１１３゜１１４及び１１５に、第５ビツトのデータは
７ステージ、２ステージ、及び３ステージのシフトレジ
スタ１１６，１１７，１１８に、最上位ビットのデータ
は６ステージ、２ステージ、４ステージのシフトレジス
タ１１９，１２０，１２１において夫々ホールドされる
。

第４図において、１２ステージのシフトレジスタがいく
つかに分けられている理由は、各データのチャンネル時
間を合わせるためである。

このようなチャンネル時間同期化のだめにカウンタ１１
の内部には遅延フリップフロップが設けられているが、
これらに関しては特に参照番号を付さない。

モジュロ８の小数部カウンタ１６も３ビツトの全加算器
１２２，１２３，１２４と１２ステージのシフトレジス
タ１２５，１２６，１２７によって構成されている。

なお、全加算器１０１〜１０６゜１２２〜１２４のブロ
ック中に記された記号Ａ。

Ｂは入力端、ＣＩは下位ビットからのキャリイ信号入力
端、Ｓは当該ビットの加算結果の出力端、ＣＯはキャリ
イ信号出力端を示す。

シフトレジスタにホールドされた加算結果は各加算器の
Ｂ入力端に帰還され、Ａ入力端及びＣＩ入力端に加わる
データと加算される。

キャリイ信号出力端ＣＯは上位ビットのキャリイ信号入
力端ＣＩに順次縦続接続されている。

電源投入時にイニシャルクリア信号ＩＣが与えられると
、オア回路１２８及びインバータ１２９を経てカウンタ
クリアライン１３９の信号が０″になり、カウンタ１１
及び小数部カウンタ１６のアンド回路１３０〜１３８が
不動作となって全チャンネルの計数値がＯにクリアされ
る。

第３図つエンベロープ発生制御ロジック１８から後述の
ようにライン１４０を経て計数値クリア信号Ｓｏが与え
られた場合も同様である。

アタック特性のエンベロープを発生する場合は後述のよ
うに、アタックパルスＡＣがライン９９及びオア回路１
４１を経てカウンタ１１の最下位ビットの加算器１０１
に入力され、カウンタ１１が増数される。

ディケイ特性のエンベロープを発生する場合は、ディケ
イクロックパルスＤＣがライン１００を経てカウンタ１
１のすべての加算器１０１〜１０６に入力される。

従って、カウンタ１１はティケイクロックパルスＤＣの
タイミング毎に“１１１１１１”が加算されることにな
り、これはカウンタ１１の内容から“０００００１”を
減算することを意味する。

従って、カウンタ１１は減数される。指数特性のエンベ
ロープの折れ線近似についてこの実施例においてはエン
ベロープ波形のディケイ部分において指数特性の折れ線
近似を行なうようにしている。

このため、折れ線近似のだめの演算に使用する小数部カ
ウンタ１６のゲート１５内の昏アンド回路１４２，１４
３，１４４はディケイクロックパルスＤＣが加えられる
ことによって動作可能とされるようになっている。

カウンタ１１の上位ビットのデータは演算回路を含む帰
還回路を介して最下位ビット（加算器１０１）に帰還さ
れる。

その帰還回路に挿入された演算回路がゲート１５及び小
数部カウンタ１６であり、ライン１４ａ、１４ｂ、１４
ｃを介して帰還されるカウンタ１１の上位３ビツトのデ
ータをその値に対応する（逆比例する）速さのパルスＣ
Ｒに変換して、該カウンタ１１の最下位ビット加算器１
０１のキャリイ信号入力ＣＨＣ加える働きをする。

カウンタ１１の上位３ビツトのデータＣＶ１゜Ｃｖ５．
Ｃｖ６（加算器１０４，１０５，１０６の出力）はシフ
トレジスタ１１４，１１７，１２０からとり出され、イ
ンバータで反転された後、ライン１４ａ、１４ｂ
、１４ｃに導かれる。

ラインシ１４ａ、１４ｂ、１４ｃに供給さ
れた反転データｃｖ４．ｃｖ、、ｃｖ６はアンド回路１
４２，１４３゜１４４を介してディケイクロックパルス
ＤＣの発生タイミング毎に加算器１２２、１２３、１２
４に夫々人力される。

従って、データＣＶ４．ＣＶ５゜Ｃｖ６はディケイクロ
ックパルスＤＣの発生タイミング毎に小数部カウンタ１
６で繰返し加算される。

小数部カウンタ１６は３ビツトであるので、その計数値
が１０進数の８に成る毎に１発のキャリイ信号ＣＲが加
算器１２４から出力される。

このキャリイ信号ＣＲはカウンタ１１の最下位ビット加
算器１０１に加わり、該カウンタ１１が増数されるよう
に作用する。

しかし、同時にディケイクロックパルスＤＣがライン１
００を経てカウンタ１１に加わり、該カウンタ１１を減
数するように作用するので、事実上は、キャリイ信号Ｃ
Ｒが小数部カウンタ１６から与えられるときはカウンタ
１１の計数値Ｃｖ、〜ＣＶ６は変化しない。

すなわち、カウンタ１１の加算人力に加わるキャリイ信
号ＣＲは、カウンタ１１がディケイクロックパルスＤＣ
によって減数されることを抑止するように作用する。

この演算動作の一例を第４表に示す。

第４表の左欄の数字１，２，３．・・・はディケイクロ
ックパルスＤＣが与えられるタイミングを示している。

キャリイ信号ＣＲの欄の矢印はキャリイ信号ＣＲが発生
されることを示す。

カウンタ１１の計数値が“１１００００”のとき小数部
カウンタ１６の計数値が“０００”であるとすると、そ
の次にディケイクロックパルスＤＣが与えられると（タ
イミング２）、帰還データＣＶ６ｔＣＶ５５ＣＶ
４によって小数部カウンタ１６の内容が“００１”とな
る。

このときカウンタ１１は減数され、”１０１１１１”と
なる。

ゲート１５を介して小数部カウタ１６に加わるデータＣ
Ｖ、、σＶ５．ＣＶ。

は、前の計算タイミングにおけるカウンタ１１の計算結
果のうち上位３ビツトデータＣＶａ、ＣＶ５、ＣＶ
４が反転されて加わっている。

従って、計算タイミング２のときは、計算タイミング１
のときのデータＣＶ６゜Ｃｖ５．Ｃｖ４”１１０”を反
転した値“００１”が小数部カウンタ１６に加わる。

従って第４表の計算タイミング３から１２まではデータ
Ｃｖ５〜ＣＶ４の値”１０１ ”を反転した値” ０１
０”が小数部カウンタ１６に繰返し与えられる。

計算タイミング２から５までは小数部カウンタ１６から
キャリイ信号ＣＲが発生されないので、カウンタ１１は
ディケイクロックパルスＤＣによって順次減数される。

しかし計算タイミング６になると、小数部カウンタ１６
による計数結果は“１００１”となるのでキャリイ信号
ＣＲが発生する。

このとき、カウンタ１１は前の計算タイミング５のとき
の計算結果“１０１１００”に対して、減算入力として
作用するディケイクロックパルスＤＣによるデータ″１
１１１１１”と、キャリイ信号ＣＲによる加算入力デー
タ“０００００１”とが加算される。

この演算においては、最上位ビット加算器１０６からキ
ャリイ出力ＣＯが生じるだけであり、実質的な計数はな
されない。

従ってカウンタ１１の計数値は変化しない。

以下同様に、小数部カウンタ１６からキャリイ信号ＣＲ
が生じたときはカウンタ１１の計数値が変化しない（減
数されない）。

小数部カウンタ１６はモジュロ８であるので、カウンタ
１１からの帰還データＣＶ６．Ｃｖ５゜Ｃｖ４の１０進
値をＫとすると、ディケイクロックパルスＤＣか８／に
個供給される毎に１個のキャリイ信号ＣＲが発生される
。

また、カウンタ１１の４ビット目以上のデータＣｖ４．
Ｃｖ５．Ｃｖ６が小数部カウンタ１６に帰還されるので
、カウンタ１１の内容が８ステップ進む（８減算される
）毎に、小数部カウンタ１６の計数レートすなわち入力
データｃｖ、、Ｃｖ５．ｃｖ、の値が変化する。

従って、カウンタ１１を８ステップ進ませるだめに必要
なディケイクロックパルスＤＣの数をＮと置くと、（カウンタ１１のステップ数）＝（パルスＤＣＩＣよる減算パルス数） −（キャリイ信号ＣＲによる加算パルス数）であるので
、という関係が一般的に成立する。

従って、ＮとＫとの間にはという関係が成り立つ。

パルスＤＣがＮ個与えられると、カウンタ１１の内容が
８ステツプ下がるので、カウンタ１１の小数部カウンタ
１６に帰還されるデータＣＶ６゜Ｃｖ５．Ｃｖ４の値Ｋ
に依存することが判かる。

従って値Ｋが一定の間はカウンタ１１の値は直線的に変
化しく一定の傾きで変化し）、値Ｋが変化するとカウン
タ１１の計数値変化の傾きが変わる。

値Ｋを構成するデータＣｖ６．Ｃｖ５．Ｃｖ４すなわち
Ｃｖ６．Ｃｖ５．Ｃｖ４は３ビツトであるので、値には
８通りに変化する。

すなわち、下記第５表に示したように、モジュロ６４の
カウンタ１１において値には領域１〜■の８段階に変化
する。

第５表左側のＣｖの欄には、各領域Ｉ〜■に含まれるカ
ウンタ１１の計数１直Ｃｖの範囲を１０進数で示した。

おいてキャリイ信号ＣＲを１個発生させるために要する
ディケイクロックパルスＤＣの数を示し、Ｎは各領域Ｉ
〜■において供給されるパルスＤＣの総数である。

なお、最終領域■においては７ステツプ下がれば計数値
ＣＶが０となるので、パルス数Ｎは６４ではなく５６で
ある。

第５表と前記第４表を参照すると、第４表の計算タイミ
ング２から１１の計数動作は第５表の領域■の動作を示
したものであることが判かる。

領域が■から■に向けて切替わる毎に値Ｋが順次大きく
なる（カウンタ１１の減数によって帰還データＣｖ６．
ＣＶ５．ＣＶ４の値が順次小さくなる）ことによって、
前述のカウンタ１１の計数値つて、第１０図に実線で示
すように領域Ｉ〜■の８段階の折れ線によって指数特性
のディケイカーブを得ることができる。

第４図の計数値検出回路１７のアンド回路１４５には、
カウンタ１１の計数値データＣＶ１〜Ｃｖ６がインバー
タで反転されて加わっている。

従って、最終領域■においてカウンタ１１の計数値が０
になるとアンド回路１４５が出力？＋１１１を生じ、
遅延用シフトレジスタ１４７を経てアンド回路１４６を
動作可能にする。

アンド回路１４６はライン１００からディケイクロック
パルスＤＣが与えられる毎に動作し、ライン１４８を経
て小数部カウンタ１６の加算器１２２のキャリイ信号入
力端に信号ｎ１＋１を加える。

カウンタ１１の値がオール“０”のときは、帰還データ
ＣＶ６．ＣＶ５．ＣＶ４は常に１１１′である。

従って小数部カウンタ１６からは、ディケイクロックパ
ルスＤＣが加工られる毎に絶えずキャリイ出力ＣＲが生
じ、カウンタ１１に１を加算する。

ディケイクロックパルスＤＣによってカウンタ１１には
常に “１１１１１１”が加えられるが、同時に上記キャリイ
信号ＣＲによって常に“１”が加算されるので、該カウ
ンタ１１は常に計数値０を保持する。

以上説明した演算動作は、すべて各チャンネル別に時分
割的に実行される。

従って、参照番号を付していない多くの遅延フリップフ
ロップは各計算回路における計算データ同士のチャンネ
ル時間を一致させるように配されている。

まだ、カウンタ１１において各シフトレジスタからとり
出す信号の遅延ステージ数が異なるものがあるが、これ
もチャンネル時間を一致させるためである。

例えば、加算器１０５と１０６のデータは、その間に挿
入された遅延フリップフロップ１４９によって１μＳの
ずれがあるので、ライン１４ｂにはシフトレジスタ１１
６と１１７によって９μｓ遅延してデータＣｖ５を導き
、ライン１４ｃにはシフトレジスタ１１９と１２０によ
って８μＳ遅延してデータＣｖ６を導き、両データｃｖ
５．ｃｖ６のチャンネルを一致させている。

サスティンモードについて第１１図ａは、サスティンモードが選択された場合の時
間Ｔに伴なうカウンタ１１の計数値ｃｖの変化を示した
図である。

サスティンモードＢが選択された場合、第３図のエンベ
ロープ発生制御ロジック１８においてアンド回路５４，
５５，５６が動作可能となる。

ディケイ開始信号ＤＳが発生していず、かつカウンタ１
１の計数内容ＣＶ１〜Ｃｖ６がすべて“１”でなければ
アンド回路５４の条件が成立し、クロックゲート１３の
アンド回路９０を動作可能にする。

鍵が押されると、鍵盤信号ＵＥ、ＬＥ、ＰＥの何れかが
“１”となり、チャンネル別クロックセレクトゲート２
１のオア回路８Ｂを経てアタッククロックパルスＡＣＰ
が上記アンド回路９０に供給される。

従って、鍵が押されると、まず、アンド回路９０を介し
てパルスＡＣＰがアタッククロックパルスＡＣとして選
択され、ライン９９を経てカウンタ１１の加算入力に加
わる。

すなわち、カウンタ１１のオア回路１４１を経て最下位
ビット加算器１０１にのみ加わる。

これによって、アタッククロックパルスＡＣの速度で、
カウンタ１１の計数値Ｃｖが０から６３まで順次増加さ
れる。

以上のように、加算によってアタック部分ＡＴＴ（第１
１図ａ）のエンベロープ波形が作られる。

このアタック部分ＡＴＴの波形はカウンタ１１のモジュ
ロに対応した６３ステツプの分解塵をもつ。

計数値ＣＶが最大値６３になったときはデータＣＶ、〜
Ｃｖ６がすべて１″であるので、これを計数値検出回路
１７のアンド回路１５０で検出し、アンド回路１５１、
オア回路１５２を介してシフトレジスタ１５３の当該チ
ャンネルに信号゛１”′を記憶させる。

この記憶はアンド回路１５４を介して自己保持される。

同、エンベロープ発生制御ロジック１８のオア回路５３
からライン１５５及びシフトレジスタ１５６を経てサス
ティンモード選択信号ＢＥが与えられているときだけア
ンド回路１５１及び１５４が動作可能となる。

アンド回路１５０で計数値Ｃｖがすべて”１″となった
ことが検出されると、オア回路１５２を経て第３図のエ
ンベロープ発生制御ロジック１８にオール１検出信号Ａ
Ｌ１が加わる。

オール１検出信号ＡＬ１は前記シフトレジスタ１５３に
記憶されるので、以後、計数値Ｃｖが変化しても該信号
ＡＬ１は消滅しない。

エンベロープ発生制御ロジック１８において、オール１
検出信号ＡＬ１が１″となることによってインバータを
介してアンド回路５４に信号“０”が加わり、クロック
ゲート１３のアンド回路９０が不動作となる。

従ってアタッククロックパルスＡＣが阻止される。

こうして、カウンタ１１の計数が停止され、一定の計数
値（この場合は６３）が保持されてサスイン部分ＳＯ８
（第１１図ａ）の波形を得る。

押されていた鍵が離されると、ディケイ開始信号ＤＳが
１”となり、ライン１６０を経てエンベロープ発生制御
ロジック１８のアンド回路５６に供給される。

アンド回路５６の出力“１”はオア回路９５を経てクロ
ックゲート１３のアンド回路９１及び９３に加わる。

後述のカーブセレクト機能が選択されていない場合、オ
ア回路９７の出力は”１″であり、アンド回路９１が動
作可能となり、アンド回路９３は動作しない。

従ってクロックセレクトゲート２１のオア回路８９から
供給されるディケイクロックパルスＤＣＰがアンド回路
９１で選択され、オア回路９８及びライン１００を経て
ディケイクロックパルスＤＣとしてカウンタ１１の減算
入力に加わる。

カウンタ１１は最大計数値６３で停止していたため、最
大計数値６３から最小値Ｏに向けて減算が行なわれる。

ここで、前述の通り指数特性の折れ線近似を行なう演算
が実行され、第１０図に示したように指数的に変化する
ディケイ部分ＤＥＣのエンベロープ波形を得る。

カウンタ１１の計数値がＯになると、前述の通り、計数
値検出回路１７のアンド回路１４５からオールゼロ検出
信号ＡＬｏが発生され、ライン１５７を経て第３図のア
ンド回路１５８に加わる。

アンド回路１５８の他の入力にはライン１６０及びタイ
ミング調整用のシフトレジスタ１５９を介してディケイ
開始信号ＤＳが加わっており、同回路１５８の出力”１
″はディケイ終了信号ＤＦとして前記発音割当て回路（
図示せず）に供給される。

ディケイ終了信号ＤＦが発生されると、当該チャンネル
時間における楽音の発音が終了したことを意味するので
、前記発音割当て回路からクリ子信号ＣＣが発生される
。

クリア信号ＣＣは第４図の計数値検出回路１７に加わり
、アンド回路１５１．１５４を不動作にしてオール１検
出信号ＡＬ１の記憶を解除する。

同、離鍵後のディケイ終了前に、再び同じ鍵が押された
場合はその鍵の音を前と同じチャンネルに割当てるよう
にする機能（キーオンアゲイン機能）を電子楽器にもた
せる場合があるが、この場合はディケイ組子信号ＤＦが
発生していなくともそのチャンネルにクリア信号ＣＣが
一旦発生する。

この場合、ディケイ途中でも（カウンタが減数されてい
る最中でも）、オール１検出信号ＡＬ１が０”になり、
ディケイクロックパルスＤＣに代わってアタッククロッ
クパルスＡＣが選択されるようになる。

従って、当該チャンネルのエンベロープ波形をディケイ
の途中から立上らせることができる。

同、サスティンモードにおけるアタック部分ＡＴＴを極
めて急峻な立上りにすることもできる。

この場合の一つの方法としてアタッククロックパルスＡ
ＣＰすなわちクロック信号ＣＡ、ＣＰＡとして超高速の
クロックを用いることが考えられる。

また別の方法として、アタッククロックＡＣによるカウ
ンタ１１の加算を行なわずに、押鍵によってアタック開
始信号ＡＳが１″に立上ると同時に後述のカウンタセッ
ト信号Ｓ１を発生し、カウンタ１１の計数値を１度に最
大値“１１１１１１”にセットし、アタック部分ＡＴＴ
を経ずに始めからサスティン部分ＳＵＳが発生されるよ
うにしてもよい。

サスティンモードにおけるカーブセレクト第１１図ａに
符号ＡＴＴ、ＳＵＳ、ＤＥＣで示した部分から成るエ
ンベロープが通常のサスティンモードの形状である。

ここで、カーブセレクト機能を働かせると、符号ＡＴＴ
、ＤＥＣｌ、ＳＵＳ。

ＤＥＣ２で示した部分から成るエンベロープに切替わる
。

カーブセレクト機能を働かせる場合、カーブセレクト信
号ＣＵＳが”１″と々す、第３図のアンド回路１６１が
動作可能と々る。

アンド回路１６１の他の人力には上鍵盤信号ＵＥが加わ
っており、上鍵盤音のチャンネル時間でのみカーブセレ
クト信号ＣＵＳが選択され、エンベロープ発生制御ロジ
ック１８のアンド回路５５に加わる。

すなわち、この実施例においては上鍵盤音に対してのみ
カーブセレクト機能を働かせることができるようになっ
ている。

アタック部分ＡＴＴは通常のサスティンモードの場合と
同様に、パルスＡＣＰをアタッククロックパルスＡＣと
してカウンタ１１に加え、該カウンタ１１をＯから６３
まで順次増数させることにより実現される。

カウンタ１１の計数値が最大値６３になると、オール１
検出信号ＡＬ１が計数値検出回路１７から発生され、エ
ンベロープ発生制御ロジック１８のアンド回路５５に加
わる。

アンド回路５５は、サスティンモードＢが選択されてい
ること、カーブセレクト信号ＣＵＳが”１″であること
、ディケイ開始信号ＤＳが”０″であること、及びカウ
ンタ１１の計数１直Ｃｖが４７以下でないこと（信号Ｃ
Ｖ４７が０”であること）、を条件に前記信号ＡＬ１が
”１″になると動作し、出力゛１”をクロックゲート１
３のアンド回路９２及びライン１６２に供給する。

アンド回路９２が動作可能に々ると、チャンネル別クロ
ックセレクトゲート２１から供給される第１カーブセレ
クトクロツクパルスＣＵＡ１が選択され、オア回路９８
及びライン１００を経てディケイクロックパルスＤＣと
してカウンタ１１の減算人力に加わる。

従って、カウンタ１１では第１カーブセレクトクロツク
パルスＣＵＡＩに従って演算が実行され、最大計数値６
３から徐々に減数される。

計数値検出回路１７のアンド回路１６３は計数値データ
Ｃｖ６〜Ｃｖ１が“１０１１１１”となったとき動作し
、出力”１″をアンド回路１６４に加える。

従って、カウンタ１１の計数値Ｃｖが４７になると、ア
ンド回路１６３がこれを検出し、アンド回路１６４、オ
ア回路１６５を介してシフトレジスタ１６６の当該チャ
ンネル時間に信号“１”を記憶させる。

同、アンド回路１６４は前記ライン１６２から与えられ
る信号ＣＵＳ’によって、第１カーブセレクトクロツ
クパルスＣＵＡ１が選択されている開動作可能となって
いる。

シフトレジスタ１６６に記憶された計数値４７検出信号
ＣＶ４７はアンド回路１６７を介して自己保持されると
共に、エンベロープ発生制御ロジック１８のインバータ
１６８で反転され前記アンド回路５５を不動作にする。

これによってアンド回路９２が不動作となり、第１カー
ブセレクトクロックパルスＣＵＡ１が１Ｓ目止される。

以上のようにしてカウンタ１１の計数値ＣＶが最大値６
３から４７まで減少し、第１１図ａに示す第１ディケイ
部分ＤＥＣ１のディケイ波形を得る。

この第１ディケイ部分ＤＥＣ１は前記第５表あるいは第
１０図に示した領域■と■から成る２本の折れ線によっ
て指数特性のディケイ波形を近似したものである。

計数値検出信号ＣＶ４７が１″になると、カウンタ１１
の計数が１旦停止されるので、計数値Ｃｖが４７のまま
保持され、サスティン部分ＳＯ８’が作られる。

離鍵されると、ディケイ開始信号ＤＳが”１″となるの
でエンベロープ発生制御ロジック１８のアンド回路５６
の出力が１″となり、クロックゲート１３のアンド回路
９１及び９３に供給される。

カーブセレクト信号ＣＵＳが”１”であるので、インバ
ータ１６９を経てオア回路９７に加わる信号は“０″で
ある。

また、カウンタ１１の計数値Ｃｖが２４以上のときは該
オア回路９７の他の入力は”０′′であるので、オア回
路９７の出力は”０″であり、アンド回路９３が動作可
能となる。

従って、第２カーブセレクトクロツクパルスＣＵＤ２が
アンド回路９３で選択され、オア回路９８及びライン１
００を経てディケイクロックパルスＤＣとしてカウンタ
１１及び小数部カウンタ１６のゲート１５に供給される
。

以上のようにして離鍵と共にカウンタ１１の動作が再開
され、第２ディケイ部分ＤＥＣ２の波形が作られる。

第２ディケイ部分ＤＥＣ２の前半は。前記第２カーブセ
レクトクロツクパルスＣＵＤ２に従って計算が実行され
、前記領域璽、ＩＶ、Ｖの３本の折れ線によって指数的
なディケイ特性が近似される。

しかし、領域Ｖの計算が終了し、計数値Ｃｖが２３以下
になると、ディケイクロックパルスＤＣがパルスＣＵＤ
２からＤＣＰに切替わる。

２４以上の計数値、すなわち１１１１１１”から０１１
０００”までの計数値データＣｖ６〜Ｃｖ１は、データ
Ｃｖ６が”１”か、もしくはデータＣＶ５、ＣＶ４が
”１１″という値をとる。

そこで、計数値検出回路１７においてデータＣｖ５とＣ
ｖ４をアンド回路１７０に加えてその出力をオア回路１
７１に加えると共に、データＣｖ６をオア回路１７１に
加えることにより、計数値Ｃｖが２４以上であることを
検出している。

計数値Ｃｖが２３以下になると、オア回路１７１の出力
が′０゛′となり、インバータ１７２の出力が”１”と
なる。

インバータ１７２の出力”１″は計数値２３以下検出信
号ＣＶ２３として第３図のオア回路９７に加わる。

従って計数値Ｃｖが２３以下となるとオア回路９７の出
力が１”となり、クロックゲート１３のアンド回路９３
が不動作となって、アンド回路９１が動作可能となる。

これにより、ディケイクロックパルスＤＣＰがアンド回
路９１で選択され、カウンタ１１及び小数部カウンタ１
６のゲート１５に供給される。

こうして、計数値２３以下の領域■、■、■に関する計
算はディケイクロックパルスＤＣＰに従って実行される
。

第２カーブセレクトクロツクパルスＣＵＤ２に対応する
ディケイクロックパルスＤＣＰは上鍵盤用のディケイク
ロックパルスＵＤである。

前述の通す、このクロックパルスＵＤはクロックパルス
に示したように第２ディケイ部分ＤＥＣ２において、第
２カーブセレクトクロツクパルスＣＵＤ２に従って折れ
線近似の演算を行なった領域１．ＩＶ。

■の部分に比べて、クロックパルスＵＤに従って折れ線
近似演算を行なった領域■、■、■の部分の変化は極め
て緩やかである。

パーカッションモードについて第１１図すはパーカッションモードが選択された場合の
カウンタ１１の計数値Ｃｖの時間的変化を示したもので
、一定の指数特性のディケイカーフ”ＰＤＥＣが通常の
パーカッションモードラ示シ、指数特性が２段階切替わ
るディケイカーブＰＤＥＣ２がカーブセレクト機能を働
かせた場合のパーカッションモードを示ス。

鍵の押し始めにおいて、該鍵の発音が割当てられたチャ
ンネル時間に同期して１発のアタックパルスＡＰがライ
ン１７３を経てエンベロープ発生制御ロジック１８のア
ンド回路５７に供給される。

パーカッションモードＤが選択されている場合はアンド
回路５７，５Ｂ、５９が動作可能となるので、アタック
パルスＡＰはアンド回路５７を経てオア回路９６に加わ
る。

従って、アタックパルスＡＰに対応してオア回路９６か
ら１μＳ幅のカウンタセット信号Ｓ、が出力される。

カウンタセット信号Ｓ１はライン１７４を経由して第４
図のカウンタ１１に加わり、該カウンタ１１の計数値デ
ータＣｖ１〜Ｃｖ６をすべて“１”にセットする。

すなわち、第４図のオア回路１７５〜１８０を介してシ
フトレジスタ１０７，１０９，１１１゜１１３．１１６
，１１９に夫々信号″１”を記憶させる。

こうして、押鍵当初においてカウンタ１１の計数値Ｃｖ
が０から１度に６３に増加する。

鍵が押されている最中はディケイ開始信号ＤＳは０”で
８す、エンベロープ発生制御ロジック１８のアンド回路
５８の出力が１”となる。

このアンド回路５８の出力”１″がオア回路９５を経て
アンド回路９１に加わり、ディケイクロックパルスＤＣ
Ｐを選択させる。

従って、カウンタ１１は指数特注の折れ線近似計算を実
行し、計数値ＣＶが６３から徐々に減数される。

離鍵されると、アンド回路５９が動作し、引き続きアン
ド回路９１でディケイクロックパルスＤＣＰを選択させ
る。

従って、離鍵に係わりなく、カウンタ１１の減数が遂行
される。

従って、通常のパーカッションモードにおけるディケイ
カーブＰＤＥＣは、全領域１〜■が一定ノクロックパル
スＤＣＰに基いて計算され、一定の指数特性のエンベロ
ープを得る。

カーブセレクト信号ＣＵＳが１″に設定されると、計数
値Ｃｖが６３から２４の間はオア回路９７（第３図）の
出力は”０″であるので、クロックゲート１３のアンド
回路９３が動作可能となる。

従って、計数値Ｃｖが６３から２４までの領域１〜■に
おいては第２カーブセレクトクロツクパルスＣＵＤ２が
ディケイクロックパルスＤＣとしてカウンタ１１及び小
数部カウンタ１６のゲート１５に供給される。

従って、カーブセレクト機能を働かせた場合は、ディケ
イカーブＰＤＥＣ２の前半の折れ線領域■〜■において
第２カーブセレクトクロックパルスＣＵＤ２ＶＣ従って
折れ線近似演算が実行される。

カウンタ１１の計数値Ｃｖが２３以下となると、前述の
通り、検出信号ＣＶ２３が“１”となり、オア回路９７
の出力“１”によってアンド回路９１が動作可能となる
。

従って、カウンタ１１に加わるディケイクロックパルス
ＤＣが第２カーブセレクトクロツクパルスＣＵＤ２から
クロックパルスＤＣＰ（上鍵盤用ディケイクロックパル
スＵＤ）に切替わる。

これにより、ディケイカーブＰＤＥＣ２の後半領域■〜
■においては遅いディケイクロックパルスＤＣＰ（ＵＤ
）に従って折れ線近似演算が実行される。

パーカッシブダンプモードについてパーカッシブダンプモードが選択された場合は第１１図
Ｃに示すようにカウンタ１１の計数値ＣＶが変化する。

ＰＤＥＣ’は通常のパーカッシブダンプモードの
カーブを示し、ＰＤＥＣ２’はカーブセレクト機能を働
かせた場合のカーブを示す。

パーカッシブダンプモードＣが選択された場合はエンベ
ロープ発生制御ロジック１８のアンド回路５７，５８及
び６０が動作可能となる。

従って、アンド回路５７及び５８の出力によって、押鍵
中ハ前記パーカッションモードＤの場合と同様にカウン
タ１１の計数動作が制御される。

発音中に鍵が離されると、ライン１６０のディケイ開始
信号ＤＳが“１”となり、アタック開始信号ＡＳも”１
”であるのでアンド回路６０の条件が成立する。

アンド回路６０の出力゛１′′はクロックゲート１３の
アンド回路９４に加わり、ダンプクロックパルスＤＭＰ
を選択させる。

選択されたダンプクロックパルスＤＭＰはオア回路９８
及びライン１００を経てディケイクロックパルスＤＣと
してカウンタ１１及び小数部カウンタ１６のゲート１５
に加わる。

ダンプクロックパルスＤＭＰは通常のディケイ演算に使
用するディケイクロックパルスＤＣＰよりも高速のもの
を用いる。

同、この実施例においては、特別のダンプクロックパル
ス発振部を設けずに、オア回路８８から供給されるアタ
ッククロックパルスＡＣＰをダンプクロックパルスＤＭ
Ｐに援用している。

以上のように、押鍵時においては低速のディケイクロッ
クパルスＤＣＰが折れ線近似演算で使用される（但し、
カーブセレクトの前半においてはパルスＣＵＤ２が使用
される）が、離鍵時には高速のダンプクロックパルスＤ
ＭＰに従って、折し線近似演算が実行される。

従って、離鍵後は急激にカーウンタ１１の計数値Ｃｖが
減少する。

しかし、離鍵と同時に計数値ＣＶがＯに落ちることはな
く、折れ線に゛よって指数特性を近似しながら減数され
る。

カウンタによる直接キーイソグ波形の発生についてエン
ベロープモード選択信号Ｆ１〜Ｆ３が直接キーイングモ
ードＡを指定している場合は、エンベロープ発生制御ロ
ジック１８のアンド回路４９及び５０が動作可能となる
。

押鍵中はアタック開始信号ＡＳが“１”、ディケイ開始
信号ＤＳが“０″であるので、アンド回路４９０条件が
成立する。

該アンド回路４９の出力”１．″はオア回路９６を経て
カウンタセット信号Ｓ１としてカウンタ１１に加わる。

押鍵中はカウンタセット信号Ｓ１が常に１．′”となる
ので、オア回路１７５〜１８０を介してカウンタ１１の
計数値Ｃｖ１〜ＣＶ６がすべて“１”にセットされ続け
る。

離鍵によってディケイ開始信号ＤＳが“１”になると、
アンド回路５０が動作し、アンド回路４９が不動作とな
る。

アンド回路５０の出力“１”は計数値クリア信号Ｓ。

としてライン１４０を経てクリアライソ１３９（第４図
）に導かれ、小数部カウンタ１６及びカウンタ１１の計
数値をすべて”０″にする。

従って、押鍵中はカウンタ１１の値が最大値６３に設定
され、離鍵後は最小値Ｏにクリアされるので、第１１図
ｄに示すような直接キーイングモードのエンベロープが
作られる。

メモリ１２についてカウンタ１１の計数値データＣｖ１〜Ｃｖ６は第５図の
メモリ１２に供給され、該メモリ１２に記憶した振幅情
報を読み出すためのアドレス入力となる。

この実施例においてメモリ１２は、カウンタ１１の計数
値Ｃｖ１〜Ｃｖ６をその値に対応するアナログ電圧に変
換するようになっており、入力された計数値データＣｖ
１〜Ｃｖ６をアドレス０〜６３にデコードするためのア
ンド回路群１８１゜１８２と、抵抗分圧回路１８３．１
８４と、アンド回路群１８１，１８２のデコード出力に
応じて抵抗分圧回路１８３，１８４から電圧をとり出す
ためのアナログゲート群１８５、１８６（図では電界
効果トランジスタによって示されている）とを具えてい
る。

抵抗分圧回路１８３のアドレス６３側の電圧供給ライン
１８７には高電圧ｖＨ（例えば−５ボルト）が供給され
、抵抗分圧回路１８４のアドレス６３側の電圧供給ライ
ン１８８には低電圧ＶＬ（例えばＯボルト）が供給され
る。

抵抗分圧回路１８３、１８４のアドレス０側の電圧供給
端はライン１８９によって共通接続されている。

分圧回路１８３と１８４は同一構成であるため、ライン
１８９の電圧ｖＭは高電圧ｖＨと低電圧ｖＬの中点の電
圧（例えば−２，５ボルト）である。

従って、抵抗分圧回路１８３及び１８４はえば２．５ボ
ルト）をアドレスＯから６３までの６４ステツプに夫々
分圧するようになっている。

そして、アドレス０から７までの８ステツプの区間は指
数関数的な分圧比を得るように抵抗が設定され、アドレ
ス８から６３までの５６ステツプの区間は等間隔で分圧
されるように等抵抗が直列接続されている。

従って、アドレス入力として加わる計数値データＣｖ１
〜Ｃｖ６の値Ｏ〜６３とメモリ１２の記憶内容との関係
は前記第７図に実線で示したような関係となっている。

従って、計数値Ｃｖが６３から８までの領域Ｉ〜■にお
いては該計数値がリニアな関係でアナログ電圧に変換さ
れる。

しかし、第１０図及び第１１図を参照して説明したよう
に計数値Ｃｖ自体の変化が折れ線的に指数関係に近似さ
れているので、計数値ＣＶの変化（すなわちアドレス入
力の変化）に合致した折れ線的なディケイ指数特性のエ
ンベロープ振幅情報（電圧）がメモリ１２から読み出さ
れる。

また、計数値ＣＶが７から０に向けてリニアに変化する
最終領域■においては、メモリ１２の記憶内容それ自体
が指数的に設定されているので、アドレス入力がリニア
に変化しても自動的に指数的な特性のエンベロープ振幅
情報が読み出される。

カウンタ１１の計数値Ｃｖそのものの変化と、その計数
値Ｃｖにもとづいてメモリ１２から読み出されるエンベ
ロープ振幅情報との違いを理解するために最終領域■に
おいてメモリ１２から直接読み出される指数特性の波形
を第１０図に破線で示す。

演算による折れ線状の指数近似と、最終領域■における
指数波形の読み出しによるアナログ的々指数近似との組
合せによって、なだらかに０レベルに近づく理想的な指
数特性のディケイエンベロープを得ることができる。

勿論、メモリ１２のアドレス全域をリニアに設定しても
よく、この場合は最終領域■においても第１０図に実線
で示した計数値Ｃｖの変化の通りにエンベロープ振幅値
が読み出される。

同、第５図に示したメモリ１２は２つの抵抗分圧回路１
８３及び１８４を具え、両回路１８３゜１８４には夫々
逆方向に電圧が印加されている。

従って中点電圧ｖＭを挾んで対称的に変化する２つのエ
ンベロープ波形をアナログゲート群１８５及び１８６の
出力ライン１９０及び１９１から夫々得る。

これは、この実施例においては系列Ｘ１゜ｘ２、Ｘ
３から発生したエンベロープ波形を分圧回路として構成
された楽音波形メモリに加えるようにしているためであ
る。

例えば、系列Ｘ１はメモリ１２の出カラロン１９０から
エンベロープ波形ＨＸ１を得て、出力ライン１９１から
エンベロープ波形ＬＸ１を得る。

このエンベロープ波形ＨＸ１゜ＬＸＩは第１２図に一例
を示した楽音波形メモリ１９２の分圧回路１９３の両端
に加わり、該波形ＨＸ１とＬＸｌの電位差が分圧される
。

押鍵された音の周波数に対応して周期的に変化するデー
タｑＦがメモリ１９２のデコーダ１９４に加わり、デコ
ーダ１９４の出力によってゲート１９５が制御され、分
圧回路１９３の出力がとり出される。

従って、楽音波形メモリ１９２からは第１３に示すよう
にエンベロープ制御がなされた楽音波形信号ＭＷが読み
出される。

しかし、電圧制御型増幅器や掛算回路などを用いて楽音
波形にエンベロープを付加する場合は、メモリ１２から
読み出すエンベロープ情報は１波形だけでよい。

メモリ１２の出力ライン１９０の信号（上側エンベロー
プ波形）はメモリ出力振分はゲート２７のアナログゲー
ト１９６，１９７，１９８に夫々加かり、出力ライン１
９１の信号（下側エンベロープ波形）は振分はゲート２
７のアナログゲート１９９．２００，２０１に夫々加わ
る。

直接キーイング波形の発生第３図の直接キーイング波形発生系列デコーダ２５から
出力される直接キーイング波形選択信号０１．０２．Ｏ
３，及びアタック開始信号ＡＳ、及びディケイ開始信号
ＤＳはタイミング調整用のシフトレジスタ群２０２を経
て第５図の直接キーイング波形発生部２６に供給される
。

直接キーイング波形発生部２６は、高電圧ＶＨを最大レ
ベルのエンベロープ振幅値として各出力系列Ｘ１．Ｘ２
．Ｘ３の上側エンベロープ波形出力ＨＸ１．ＨＸ２．Ｈ
Ｘ３に導くアナログゲート２０３゜２０４．２０５とラ
イン１８９の中点電圧Ｖｒｖｘを０レベルのエンベロー
プ振幅値として各出力系列Ｘ１〜Ｘ３の上側及び下側エ
ンベロープ波形出力ＨＸ１〜ＨＸ３．ＬＸ１〜ＬＸ３に
導くアナログゲート２０６〜２０８，２０９〜２１１と
、低電圧■Ｌを最大レベルのエンベロープ振幅値として
各出力系列Ｘ１〜Ｘ３の下側エンベロープ波形出力ＬＸ
１〜ＬＸ３に導くアナログゲート２１２，２１３〜２１
４とを具えている。

直接キーイング波形選択信号０１，０２，０３が“１”
の系列においては直接キーイング波形発生部２６から直
接キーイング波形が発生され、該信号Ｏ１，Ｏ２，Ｏ３
が“０”の系列においてはゲート２７を介してメモリ１
２から読み出されたエンベロープ波形が選択される。

従って、信号０１，０２゜０３が“１”のとき、直接キ
ーイング波形発生部２６の各信号０１〜０３に対応する
アンド回路２１５゜２１６．２１７，２１８，２１９，
２２０が動作可能となる。

前述の通り、直接キーイング波形選択信号０１〜０３は
押鍵によって鍵盤信号ＵＥ〜ＰＥが発生しているときに
のみ発生される。

また、押鍵中はディケイ開始信号ＤＳが“０″であるか
ら、インバータ２２１の出力が“１”となり、アンド回
路２１５〜２１７が動作可能となる。

従って、押鍵と同時に前記第２表に示すような組合わせ
で信号０１，０２，０３のいずれかカビ１″となると、
それに対応するアンド回路２１５〜２１７の出力がＩｔ
１ｊｊとなってそれに対応するアナログゲート２０３
．２１２．または２０４，２１３．または２０５．２１
４が動作する。

こうして、ｉ号０１〜０３が°１″となっている系列Ｘ
１〜Ｘ３の上側エンベロープ波形出力ＨＸ１〜ＨＸ３及
び下側エンベロープ波形出力しＸ１〜ＬＸ３に最大レベ
ルの電圧ＶＨおよびＶＬが供給される。

離鍵によってディケイ開始信号ＤＳが“１”となり、ア
ンド回路２１５〜２１７が不動作となるまで上記最大レ
ベルの電圧ＶＨおよびｖＬが持続的に供給される。

ディケイ開始信号ＤＳがａｔ１ｐｐとなると、アンド
回路２１８〜２２０が動作し、オア回路２２２〜２２４
を経てアナログゲート２０６〜２０８．２０９〜２１１
が動作される。

これによって、エンベロープ波形のＯレベル電圧として
中点電圧ＶＭが各系列出力ＨＸＩ〜ＬＸ３に供給される
。

従って、第１１図ｄに示したような直接キーイングモー
ドのエンベロープ波形を得る。

メモリ出力振分はゲート２７のアナログゲート１９６〜
２０１はノア回路２２５〜２２７の出力によって制御さ
れる。

押鍵によってアタック開始信号Ａｓが°゛１″となると
、インバータ２２８の出力が“０”となり、ノア回路２
２５〜２２７が動作可能となる。

ノア回路２２５〜２２７の他の入力には各系列の直接キ
ーイング波形選択信号Ｏ１，０２，０３が加わっており
、該信号０１〜０３が“０”の場合にノア回路２２５〜
２２７の出力が１′″となる。

ノア回路２２５〜２２７の出力“１”によって、対応す
るアナログゲート１９６゜１９９、または１９７，２０
０、または１９８゜２０１が動作し、メモリ１２の出力
ライン１９０及び１９１から供給されるエンベロープ波
形信号を各系列の上側エンベロープ波形出力ＨＸ１．Ｈ
Ｘ２゜またはＨＮ３．及び下側エンベロープ波形出力Ｌ
Ｘｌ。

ＬＸ２．またはＬＸ３として導き出す。

例えば、前記第２表に示したエンベロープファンクショ
ン番号１の場合、信号０１，０２，０３は“００１”で
あるため、直接キーイング波形発生部２６のアナログゲ
ート２０５及び２１４が動作し、系列Ｘ３の上側エンベ
ロープ波形出力ＨＸ３及び下側エンベロープ波形出力Ｌ
Ｘ３に直接キーイングモードのエンベロープ波形が導き
出される。

一方、メモリ出力振分はゲート２７においては系列Ｘ１
とＸ２のアナログゲート１９６，１９７，１９９゜２０
０が動作し、上側エンベロープ波形出力ＨＸ１゜ＨＮ３
及び下側エンベロープ波形出力ＬＸ１．ＬＸ２にメモリ
１２の出力すなわちこの場合はサスティンモードＢのエ
ンベロープ波形が導き出される。

以上のようにして、直接キーイング波形選択信号０１〜
０３の内容に応じて、カウンタ１１及びメモリ１２の系
統で発生したエンベロープ波形と直接キーイング波形発
生部２６で発生した直接キーイング波形とが各系列Ｘ１
〜Ｘ３に振分けられる。

なお、発音割当てが解消されると、当該チャンネル時間
において発生していたアタック開始信号ＡＳが“０”と
なる。

これにより、インバータ２２８の出力“１”がオア回路
２２２〜２２４を経由し、アナログゲート２０６〜２１
１を動作させる。

従ってＯレベルを表わす中点電圧ＶＭが各系列の上側及
び下側エンベロープ波形出力ＨＸＩ〜ＨＸ３．ＬＸ１〜
ＬＸ３に導びかれ、エンベロープ発生器１０の出力レベ
ルが確実にＯに保持される。

すなわちエンベロープが発生されなくなる。

上記の実施例において、メモリ１２はアナログ電圧を発
生するような構成としたが、デジタル的なエンベロープ
振幅情報を読み出す構成のものを用いることも可能であ
る。

また、メモリ１２としてデジタル−アナログ変換回路を
使用することも可能である。

以上説明したようにこの発明によれば、計算によってエ
ンベロープ波形を発生するようにしているため、カウン
タの加算及び減算動作を組合わせることによって発生エ
ンベロープを形作る振幅変化のステップ数を無限に増や
すことができる。

従ッテ、様々な形状（モード）のエンベロープ波形を発
生することが可能である。

また、折れ線近似演算によって指数特性のエンベロープ
を容易に得ることができ、更にはメモリの僅かな部分の
記憶内容を指数特性に設定することによって折れ線近似
演算のみでは得ることの困難な良質の指数特性のエンベ
ロープ波形を従来に比べて簡易な装置構成によって発生
することができる。

【図面の簡単な説明】

第１図ａ、ｂ、ｃは従来のエンベロープ発生器によるエ
ンベロープ発生方法を説明するだめのグラフ、第２図は
この発明のエンベロープ発生器の一実施例の概略を示す
ブ頭ンク図、第３図乃至第５図は第２図の各部の詳細を
３つの部分に分けて示すもので、第３図は、計数動作制
御部分を中心にして示す詳細ブロック図、第４図はカウ
ンタ部分を中心にして示す詳細ブ田ンク図、第５図はメ
モリ部分を中心にして示す詳細ブロック図、第６図は上
記実施例で使用するクロックパルス等の時間関係を示す
タイミングチャート、第７図は同実施例で使用するメモ
リの記憶内容とカウンタの計数値との関係を略示するグ
ラフ、第８図は同実施例装置で発生可能なエンベロープ
モードの概略を示すグラフ、第９図は各種回路素子の図
示方法を説明するだめの図、第１０図は折れ線近似によ
る指数特性のディケイエンベロープ波形を発生する場合
のカウンタの計数値の変化を詳細に示すグラフで、参考
のために右側縦軸にエンベロープ振幅しベルの目盛りを
記し、最終領域■の計数値は指数関数値に変換されるこ
とを破線で示したもの、第１１図ａ−ｂは各種エンベロ
ープモードを実現する場合のカウンタの計数値の変化を
折れ線によって略示したグラフで、同図ａはサスティン
モード、ｂはパーカッションモード、Ｃはパーカッシフ
タンプモード、ｄは直接キーイングモードを示すもので
あり、同図ａ −ｃは通常のモードとカーブセレフト機
能を働かせた場合のモードとを同一グラフ上に描いたも
の、第１２図は上記実施例のエンベロープ発生器から発
生したエンベロープ波形を利用する電子楽器の楽音波形
メモリの一例を示すブロック図、第１３図は第１２図の
回路において楽音波形信号にエンベロープが付加される
状態を略示するグラフである。１０・・・・・・エンベロープ発生器、１１・・・・・
・カウンタ、１２・・・・・・メモリ、１６・・・・・
・小数部カウンタ、１８・・・・・・エンベロープ発生
制御ロジック、２６・・・・・・直接キーイング波形発
生部、２７・・・・・・メモリ出力振分はゲート。

Claims

【特許請求の範囲】１エンベロープ波形信号の現在値を記憶する記憶手段
と、波形変化データと前記記憶手段に記憶されているエ
ンベロープ波形信号の少くとも１部とを演算し、前記記
憶手段の記憶内容を該演算で得られたエンベロープ波形
信号の新現在値に書き換える演算手段と、前記波形変化
データを発生するとともに選択されたエンベロープ波形
の立上り、立下りの各部分に対応して前記演算手段の演
算動作を順次変化させる制御手段と、前記記憶手段に記
憶されたエンベロープ波形信号の現在値の少くとも１部
を前記制御手段にフィードバックし、前記制御手段によ
る前記演算動作の制御および前記波形変化データの発生
を前記フィードバックされた部分に応答して行なわれる
ようにするフィードバック手段とを具え、前記記憶手段
から経時的に変化するエンベロープ波形信号を得るよう
にしたエンベロープ発生器。２エンベロープ波形の現在値に対応するエンベロープ
波形データを記憶する第１の記憶手段と、波形変化デー
タと前記第１の記憶手段に記憶されたエンベロープ波形
データとを演算し前記第１の記憶手段の記憶内容を該演
算で得られたエンベロープ波形データの新現在値に書き
換える加減算手段と、前記波形変化データを発生すると
ともに、選択されたエンベロープ波形の立上り、立下り
の各部分にしたがって前記加減算手段の演算動作を順次
変化させる制御手段と、前記第１の記憶手段に記憶され
たエンベロープ波形データの現在値の少くとも１部を前
記制御手段にフィードバックし、前記制御手段による前
記演算動作の制御および前記波形変化データの発生を前
記フィードバックされた部分に応答して行なわれるよう
にするフィードバック手段とを具えたエンベロープ波形
発生器において、前記制御手段は、前記エンベロープ波
形データの現在値に基づきエンベロープ波形の立上りお
よび立下り特性のいずれか一方を示すデータを記憶する
第２の記憶手段を更に具え、前記フィードバック手段は
、前記第１の記憶手段の記憶内容の少くとも１部を前記
制御手段にフィードバックし、これによって前記波形変
化データの値を制御する第１のフィードバック回路と、
前記第２の記憶手段の記憶データを前記制御手段にフィ
ードバックし、これによって前記加減算手段の加算また
は減算を制御する第２のフィードバック回路とを更に具
え、前記第１の記憶手段から経時的に変化するエンベロ
ープ波形データを得るようにしたエンベロープ発生器。３発生されるエンベロープ波形の形状を指定するエン
ベロープモード選択データを発生するエンベロープモー
ド選択手段と、所定の波形変化データを発生する波形変
化データ発生手段と、前記波形変化データを現在の計数
値に対して加算まだは減算するカウンタ手段と、前記カ
ウンタ手段の加算または減算の計数態様および前記波形
変化データ発生手段から発生される波形変化データの速
度を、押鍵および離鍵の鍵操作、前記エンベロープモー
ド選択データおよび前記カウンタ手段の現在の計数値に
応答して制御し、前記カウンタ手段の計数値を前記エン
ベロープモード選択データによって指定された形状に従
って経時的に変化させるエンベロープ発生制御輪環手段
とを具え、前記カウンタ手段の計数値に対応したエンベ
ロープ波形信号を得るようにしたエンベロープ発生器。４エンベロープ波形信号の現在値を記憶する記憶手段
と、所定の波形変化データを発生する波形変化データ発
生手段と、前記波形変化データと前記記憶手段に記憶さ
れているエンベロープ波形信号の現在値の少なくとも１
部とを演算し、前記記憶手段の記憶内容を該演算で得ら
れたエンベロープ波形信号の新現在値に書き換える演算
手薄と、前記演算のタイミングを制御する演算タイミン
グ制御手段と、前記記憶手段に記憶されたエンベロープ
波形信号の現在値の少なくとも１部を前記演算タイミン
グ制聞手段にフィードバックし演算タイミングの制御を
前記フィードバックされた部分に対応して行なわれるよ
うにするフィードバック手段とを具え、前記記憶手段か
ら経時的に変化するエンベロープ波形信号を得るように
したエンベロープ発生器。５加算壕だは減算またはその組合せによって計数値が
変化するカウンタ回路と、前記カウンタ回路の計数値を
該計数値に対応する振幅データに変換し、前記計数値の
経時的変化に対応する形状を有するエンベロープ波形を
発生する変換回路とを具え、前記カウント回路は設定さ
れた時間間隔で加算および減算から選択された１つの演
算にしたがう第１の計算を実行するとともに、前記時間
間隔に対して間欠的に生じる所定のタイミングで上記演
算とは反対の演算にしたがう第２の計算を実行し、前記
第１および第２の計算の結合は前記カウンタ回路の計数
値を折れ線近似により指数的に変化させ、指数特性を有
するエンベロープ波形を折れ線近似により形成するエン
ベロープ発生器。６所定の速度でクロックパルスを発生するクロックパ
ルス源と、前記クロックパルスが発生する毎に増数また
は減数し若しは増数と減数の両方の動作を行うデジタル
カウンタと、該デジタルカウンタと共動し、該デジタル
カウンタの内容に応答して前記クロックパルスの速度を
修正するとともに、前記デジタルカウンタが各クロック
パルス発生時に増数するか減数するかあるいは増数およ
び減数するかを制御する制御手段とを具えるエンベロー
プ発生器。７クロックパルスを発生−するクロックパルス発生手
段と、第１カウンタと、前記クロックパルスの発生毎に
前記第１のカウンタの内容に対応した値だけ計数値が変
化し、該計数値が所定値に達する毎にキャリイ信号を発
生する第２０カウンタと、前記クロックパルスおよび前
記キャリイ信号を前記第１のカウンタに加え、該第１の
カウンタの内容を該クロックパルスによって減数すると
ともに、該キャリイ信号によって増数させる制御手段と
を具え、前記第１０カウンタの計数値に基づきエンベロ
ープ波形を発生するようにしたエンベロープ波形発生器
。