JPS5890778A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS5890778A JPS5890778A JP56188374A JP18837481A JPS5890778A JP S5890778 A JPS5890778 A JP S5890778A JP 56188374 A JP56188374 A JP 56188374A JP 18837481 A JP18837481 A JP 18837481A JP S5890778 A JPS5890778 A JP S5890778A
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- JP
- Japan
- Prior art keywords
- film
- gate
- electrons
- holes
- si3n4
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の技術分野
本発明はＭＯ８電界効果製半導体装置に係り、特に高エ
ネルギーのイオンや放射線などによってゲート膜中ｙＣ
発生する正電荷からもたらされるＭＵＳトランジスタの
し白い値電圧（ＶＴＨ） ｆｆｉ化を防ぐことを目的と
した中導体装置に関するものである０ 発明の技術的背駿とその問題点 半導体装置を構成する素子の微細化に伴なって様々な！
ｆｒ（ｌｆ術が生まれてきている０そのようなものとし
てイオン注入技術、ドライエツチング技術、電子ビーム
、Ｘ線、ＤｅｅｐＵＶｌｌ光技術が上げられる０しかし
ながら、ζうした新技術から派生する高エネルギーのイ
オン、電子、７オトン、Ｘ＠などがＭ０８トランジスタ
のゲート酸化膜へ与える照射損傷が問題となっている。
ネルギーのイオンや放射線などによってゲート膜中ｙＣ
発生する正電荷からもたらされるＭＵＳトランジスタの
し白い値電圧（ＶＴＨ） ｆｆｉ化を防ぐことを目的と
した中導体装置に関するものである０ 発明の技術的背駿とその問題点 半導体装置を構成する素子の微細化に伴なって様々な！
ｆｒ（ｌｆ術が生まれてきている０そのようなものとし
てイオン注入技術、ドライエツチング技術、電子ビーム
、Ｘ線、ＤｅｅｐＵＶｌｌ光技術が上げられる０しかし
ながら、ζうした新技術から派生する高エネルギーのイ
オン、電子、７オトン、Ｘ＠などがＭ０８トランジスタ
のゲート酸化膜へ与える照射損傷が問題となっている。
また今後半導体が宇宙空間、原子炉内で使用されていく
ことを考えると、その使用環境中に存在するＸ線、電子
線、ｒ線、中性子線などの放射線による照射損傷も大問
題である。こうした種々の放射線や烏エネルギーイオン
がゲート酸化膜である８ｉ０意中に入射すると、シリコ
ンと酸素の結合を１ｌｌｌて電子・正孔対を発生させた
り、ある場合には原子空孔などの構造欠陥をも生じさせ
る。このうち酸化膜中に発生し良電子・正孔対は、電子
は容易に酸化膜中を移動して逃げていくが、正孔は鹸化
膜中に存在する構造欠陥につかまれやすく、第１図に示
すようにゲート酸化＄２中に正電荷が増加していくこと
がよく知られている。ゲート酸化膜中に正電荷が増加す
ると、ＭＯ８）ランジスタのしきい値電圧（ｖＴＨ）が
変化し、集積回路の特性劣化や機能破壊を起こしてしま
う。
ことを考えると、その使用環境中に存在するＸ線、電子
線、ｒ線、中性子線などの放射線による照射損傷も大問
題である。こうした種々の放射線や烏エネルギーイオン
がゲート酸化膜である８ｉ０意中に入射すると、シリコ
ンと酸素の結合を１ｌｌｌて電子・正孔対を発生させた
り、ある場合には原子空孔などの構造欠陥をも生じさせ
る。このうち酸化膜中に発生し良電子・正孔対は、電子
は容易に酸化膜中を移動して逃げていくが、正孔は鹸化
膜中に存在する構造欠陥につかまれやすく、第１図に示
すようにゲート酸化＄２中に正電荷が増加していくこと
がよく知られている。ゲート酸化膜中に正電荷が増加す
ると、ＭＯ８）ランジスタのしきい値電圧（ｖＴＨ）が
変化し、集積回路の特性劣化や機能破壊を起こしてしま
う。
発明の目的
本発明は従来問題となっていた。ゲート酸化膜中への正
電荷発生によるｖＴＨ変化を解消するゲート構造をもつ
半導体装置を提供するものであり。
電荷発生によるｖＴＨ変化を解消するゲート構造をもつ
半導体装置を提供するものであり。
ゲートを従来のｆ３ ｉ０２膜からシリコン基板上に窒
化シリコン膜とＳ ｉＯｚ膜を積層させた構造へ変えた
ことを特徴としている。
化シリコン膜とＳ ｉＯｚ膜を積層させた構造へ変えた
ことを特徴としている。
発明のａＳ
ＳｉＯｚ模中に発生する正電荷は、放射−が入射したこ
とによる５ｉｎｚＩＩＩ中における電子・正孔対の発生
と正孔の残留に起因していることを前に述べた０゛そこ
でＭＯＳ）ランジスタのｖＴＨ変化を解消するには、ゲ
ート膜中に発生した電子・正孔対のうち正孔のみではな
く、電子もまた捕獲されてしまうようにすることで実効
的にはＶ’ｒＨ変化をなくすことができる。電子を捕獲
させるには、Ｓム０２膜ではなく窒化シリコン膜の方が
良い。窒化シリコン膜（８ｉａＮ４）中を流れる電気伝
導機構は、 ５ｉ０４が電極（例えば出ゲート構造の場
合の多結晶シリコンとシリコン基板）からの電子注入に
よって電気伝導が決まゐ電極制限電流であるのに対して
、窒化シリコン膜中の不純物や、格子不整に起因したト
ラップによる電子の捕獲、放出によって電気伝導が決ま
るトラップ制限電流である。よって窒化シリコン膜中で
は電子が容易に捕獲されやすい性質をもっている。そこ
で第２図に示すようにゲート構造をＳ ｉｏｚ膜２と８
ｉ ＳＮ４属４の２層構造にすることによって、ゲー
）［１１中に放射線が入射して電子・正孔対を発生させ
たとして％、５ｉＯｚ膜中には正孔が、Ｓム３Ｎ４膜中
には電子が捕獲されやすく、結果としてゲート膜中にお
いては電気的に中性な状態が保たれる。なおシリコン基
板上に５ｉｆｔ編を成長させると、一般にシリコン基板
と５ｉｆｔ膜の界面近傍において正孔が捕獲されやすい
ことが良く知られているのでシリコン基板上には８ｉｓ
Ｎａｇを成★させるのが良い。
とによる５ｉｎｚＩＩＩ中における電子・正孔対の発生
と正孔の残留に起因していることを前に述べた０゛そこ
でＭＯＳ）ランジスタのｖＴＨ変化を解消するには、ゲ
ート膜中に発生した電子・正孔対のうち正孔のみではな
く、電子もまた捕獲されてしまうようにすることで実効
的にはＶ’ｒＨ変化をなくすことができる。電子を捕獲
させるには、Ｓム０２膜ではなく窒化シリコン膜の方が
良い。窒化シリコン膜（８ｉａＮ４）中を流れる電気伝
導機構は、 ５ｉ０４が電極（例えば出ゲート構造の場
合の多結晶シリコンとシリコン基板）からの電子注入に
よって電気伝導が決まゐ電極制限電流であるのに対して
、窒化シリコン膜中の不純物や、格子不整に起因したト
ラップによる電子の捕獲、放出によって電気伝導が決ま
るトラップ制限電流である。よって窒化シリコン膜中で
は電子が容易に捕獲されやすい性質をもっている。そこ
で第２図に示すようにゲート構造をＳ ｉｏｚ膜２と８
ｉ ＳＮ４属４の２層構造にすることによって、ゲー
）［１１中に放射線が入射して電子・正孔対を発生させ
たとして％、５ｉＯｚ膜中には正孔が、Ｓム３Ｎ４膜中
には電子が捕獲されやすく、結果としてゲート膜中にお
いては電気的に中性な状態が保たれる。なおシリコン基
板上に５ｉｆｔ編を成長させると、一般にシリコン基板
と５ｉｆｔ膜の界面近傍において正孔が捕獲されやすい
ことが良く知られているのでシリコン基板上には８ｉｓ
Ｎａｇを成★させるのが良い。
発明の実施例
本発明による実施例を第３図（３−ｍ）〜（３−ｄ）の
断面工程図に従って説明する。まず通常のＭＯ８ｍ造プ
ロセスによってシリコン基板５上にＣＶＤ・５ｔ（Ｊｚ
膜６４槓後、素子部となる領域７のみ選択的ＶＣ穴あけ
する（３−ａ）。次にウェーハ全面に５１３Ｎ４７ＩＩ
８．５ｉＯｚｄ ９ ｆ： ソｔＬ −’ｆ’ ｔＬ
８ｉＣ１４とＮＨｓ、Ｕ２とＳ Ｉｆ−１４ガスによ
る気相成長にて順次堆積する（３ ｂ）ｏ引き続き多
結晶シリコン１０を堆積する（ ３− Ｃ）’１以降通
常のＳ鳳ゲー）ＭＯ８製造プロセス゛Ｖ（従ってゲート
部１１形成後（３−ｄ）、ソース・ドレイン形成、電極
配線を行って素子を形成する。
断面工程図に従って説明する。まず通常のＭＯ８ｍ造プ
ロセスによってシリコン基板５上にＣＶＤ・５ｔ（Ｊｚ
膜６４槓後、素子部となる領域７のみ選択的ＶＣ穴あけ
する（３−ａ）。次にウェーハ全面に５１３Ｎ４７ＩＩ
８．５ｉＯｚｄ ９ ｆ： ソｔＬ −’ｆ’ ｔＬ
８ｉＣ１４とＮＨｓ、Ｕ２とＳ Ｉｆ−１４ガスによ
る気相成長にて順次堆積する（３ ｂ）ｏ引き続き多
結晶シリコン１０を堆積する（ ３− Ｃ）’１以降通
常のＳ鳳ゲー）ＭＯ８製造プロセス゛Ｖ（従ってゲート
部１１形成後（３−ｄ）、ソース・ドレイン形成、電極
配線を行って素子を形成する。
発明の効米
このように本発明によれば従来の工程を複雑にすること
なく単にゲートを８４ｎＮ４膜と８ｉ０２Ｑの２ノー構
ｆＬＶこするだけで照射損傷によるＭＯＳトランジスタ
のｖＴＨ変化を解決することかで自る０なお８１３Ｎ４
膜の形成は５ｉ０２膜の熱的窒化（Ｓの２編をＮＨａ中
にてアニール）などによって形成しても良い０
なく単にゲートを８４ｎＮ４膜と８ｉ０２Ｑの２ノー構
ｆＬＶこするだけで照射損傷によるＭＯＳトランジスタ
のｖＴＨ変化を解決することかで自る０なお８１３Ｎ４
膜の形成は５ｉ０２膜の熱的窒化（Ｓの２編をＮＨａ中
にてアニール）などによって形成しても良い０
、ｉｇ１図ｒｉ従来上の問題点を説明するためのゲート
断面図、第２図は本発明を説明するためのゲ−＋？−Ｑ
）Ａ−９−ｄ） ト断面図、第３図淋本願発明の詳細な説明するだめの工
程断面図である０ 図において、 ｌ、５・・・シリコン基板、２．９・
・・ゲート５ｉＯｚ膜、 ４．８・・・ゲート３ｉ３Ｎ４膜、 ３．１０・・・多結晶シリコン膜 ７・・・素子形成部、 ｌ】・・・ゲート部、６・・・
絶縁膜。 （７３１７）代理人 弁理士 則 近 唐 佑（ほか
１名） 第 １ 図 ７ 第３図 ”ｆｔ Ｅ 図
断面図、第２図は本発明を説明するためのゲ−＋？−Ｑ
）Ａ−９−ｄ） ト断面図、第３図淋本願発明の詳細な説明するだめの工
程断面図である０ 図において、 ｌ、５・・・シリコン基板、２．９・
・・ゲート５ｉＯｚ膜、 ４．８・・・ゲート３ｉ３Ｎ４膜、 ３．１０・・・多結晶シリコン膜 ７・・・素子形成部、 ｌ】・・・ゲート部、６・・・
絶縁膜。 （７３１７）代理人 弁理士 則 近 唐 佑（ほか
１名） 第 １ 図 ７ 第３図 ”ｆｔ Ｅ 図
Claims (1)
- ＭＯ８ｌｔ界効果盤半導体装置においで、ゲート絶縁膜
が、半導体基板上に窒化シリコン膜、シリコン酸化膜が
順次積層されていることを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56188374A JPS5890778A (ja) | 1981-11-26 | 1981-11-26 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56188374A JPS5890778A (ja) | 1981-11-26 | 1981-11-26 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5890778A true JPS5890778A (ja) | 1983-05-30 |
Family
ID=16222496
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56188374A Pending JPS5890778A (ja) | 1981-11-26 | 1981-11-26 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5890778A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5187113A (en) * | 1991-05-17 | 1993-02-16 | United Technologies Corporation | Field oxide termination and gate oxide formation |
| US5478765A (en) * | 1994-05-04 | 1995-12-26 | Regents Of The University Of Texas System | Method of making an ultra thin dielectric for electronic devices |
| US5504021A (en) * | 1994-04-08 | 1996-04-02 | United Microelectronics Corp. | Method of fabricating thin O/N/O stacked dielectric for high-density DRAMs |
| US5543343A (en) * | 1993-12-22 | 1996-08-06 | Sgs-Thomson Microelectronics, Inc. | Method fabricating an integrated circuit |
| US5834360A (en) * | 1996-07-31 | 1998-11-10 | Stmicroelectronics, Inc. | Method of forming an improved planar isolation structure in an integrated circuit |
| US5927992A (en) * | 1993-12-22 | 1999-07-27 | Stmicroelectronics, Inc. | Method of forming a dielectric in an integrated circuit |
| US5972776A (en) * | 1995-12-22 | 1999-10-26 | Stmicroelectronics, Inc. | Method of forming a planar isolation structure in an integrated circuit |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4911080A (ja) * | 1972-05-26 | 1974-01-31 | ||
| JPS5632768A (en) * | 1979-08-24 | 1981-04-02 | Mitsubishi Electric Corp | Semiconductor device |
-
1981
- 1981-11-26 JP JP56188374A patent/JPS5890778A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4911080A (ja) * | 1972-05-26 | 1974-01-31 | ||
| JPS5632768A (en) * | 1979-08-24 | 1981-04-02 | Mitsubishi Electric Corp | Semiconductor device |
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US5578848A (en) * | 1994-05-04 | 1996-11-26 | Regents Of The University Of Texas System | Ultra thin dielectric for electronic devices and method of making same |
| US5972776A (en) * | 1995-12-22 | 1999-10-26 | Stmicroelectronics, Inc. | Method of forming a planar isolation structure in an integrated circuit |
| US5834360A (en) * | 1996-07-31 | 1998-11-10 | Stmicroelectronics, Inc. | Method of forming an improved planar isolation structure in an integrated circuit |
| US6046483A (en) * | 1996-07-31 | 2000-04-04 | Stmicroelectronics, Inc. | Planar isolation structure in an integrated circuit |
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