JPS5884462A - Metal oxide semiconductor type semiconductor device and its manufacture - Google Patents
Metal oxide semiconductor type semiconductor device and its manufactureInfo
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- JPS5884462A JPS5884462A JP56181808A JP18180881A JPS5884462A JP S5884462 A JPS5884462 A JP S5884462A JP 56181808 A JP56181808 A JP 56181808A JP 18180881 A JP18180881 A JP 18180881A JP S5884462 A JPS5884462 A JP S5884462A
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
Abstract
Description
【発明の詳細な説明】
本発明はダート絶縁膜の構成を改良したMO8飄半導体
装置およびその製造方法K11するものである。DETAILED DESCRIPTION OF THE INVENTION The present invention provides an MO8 hollow semiconductor device with an improved structure of a dirt insulating film and a manufacturing method K11 thereof.
従来、MO811半導体義を紘、第1図に示すように半
導体基板1に、不純物を拡散してソース2とドレイン3
を形成し、このソース2とドレイン3間のチャネル領域
上の基板表面にダート絶縁膜4を介してダート電極6を
設けた構造と1に−)ている。Conventionally, as shown in FIG. 1, impurities are diffused into a semiconductor substrate 1 to form a source 2 and a drain 3.
A dirt electrode 6 is provided on the substrate surface above the channel region between the source 2 and the drain 3 with a dirt insulating film 4 interposed therebetween.
近年、゛このようなMOB ml半導体装置の微細化に
伴りて、いわゆるシ冒−トチャネル効果O間m−生じて
きている。この問題を改善するため0手段の一つとして
、半導体基板1の不純物濃度を高くシ、ジインクシ箇ン
深さXjを浅くすると共に、r−ト絶縁膜4を薄くする
、いわゆるスケーリングの方法がある。In recent years, with the miniaturization of such MOB semiconductor devices, a so-called sheet channel effect has been occurring. One way to improve this problem is to increase the impurity concentration of the semiconductor substrate 1, reduce the dielectric depth Xj, and thin the r-to insulating film 4, which is a so-called scaling method. .
しかしながらジャンクシ1ン深さXJを浅く、ダート絶
縁膜4を薄くすると、ジインクシ諺ンOブレイクダウン
電圧が低下するという新たな問題が生ずる。このジャン
クシ曹ンブレイクダウンは電界の集中するドレイン3と
ダートの近傍で発生し、ドレイン3とf−)電圧の差が
大きい程(一般的にはr−)電圧OVのときドレイン・
r−)間の電圧差は大きくなる)、tたゲート絶縁@a
の膜厚が薄く力る程低くなる。However, when the junction depth XJ is made shallower and the dirt insulating film 4 is made thinner, a new problem arises in that the junction breakdown voltage is reduced. This junction breakdown occurs near the drain 3 and dirt where the electric field is concentrated, and the larger the difference between the drain 3 and f- voltages (generally r-), the higher the drain voltage when the voltage is OV.
The voltage difference between r and
The thinner the film thickness is, the lower it becomes.
例えばP (i’o o )シリコン基板(比抵抗2Ω
a11)、XJ = 0.31im s ? )酸化
膜厚400!、r−)電圧O,vのとき、ジキンクシ嘗
ンブレイクダウン電圧は約10 V (10−”Aで定
義)であるOK対し、基板および!、を同一条件とし、
ff−)酸化膜厚を200Xと薄くシタ場合、ジャンク
シ1/ブレイクダウン電圧は約5VKffi下してしま
い、ノイズマージンなどを考慮すると、5vの電源電圧
の使用に耐えられなくなシ、装置の微細化にとって大き
な障害となっていた。For example, P (i'o o) silicon substrate (specific resistance 2Ω
a11), XJ = 0.31im s? ) Oxide film thickness 400! , r-) When the voltage O,v, the breakdown voltage is about 10 V (defined as 10-''A), and the substrate and !, are under the same conditions,
ff-) If the oxide film thickness is as thin as 200X, the jumper 1/breakdown voltage will drop by about 5VKffi, and if noise margins are taken into account, it will not be possible to withstand the use of a 5V power supply voltage. This was a major hindrance to development.
本発明は、かかる点に鑑みなされたもので、ドレイン・
f−ト間の空乏層に加わる電界を低くして、ジf/クシ
■ンブレイクダウン電圧を上げることによりゲート絶縁
膜を薄膜化して回路の微細化を図つたMOB ml半導
体装置およびその製造方法を提供するものである。The present invention was made in view of this point, and
A MOB ml semiconductor device and its manufacturing method in which the gate insulating film is made thinner and circuits miniaturized by lowering the electric field applied to the depletion layer between f and T and increasing the dif/custom breakdown voltage. It provides:
即ち本発明はソース、ドレイン間のチャネル領域上に、
ゲート絶縁膜を介してダート電極を設けたMOB !1
1牛導体装置において、前記ダート絶縁膜の少なくとも
ドレイン近傍を、他の部分よ〕誘電率の低い絶縁膜で形
成したことをI!#黴とするMOB ’11半導体装置
を第1の要旨とするものである。That is, in the present invention, on the channel region between the source and the drain,
MOB with dirt electrode provided through gate insulating film! 1
In the single conductor device, at least the vicinity of the drain of the dirt insulating film is formed with an insulating film having a lower dielectric constant than other parts. The first summary is the MOB '11 semiconductor device.
また本発明は、半導体基板上に第1の絶縁膜を設ける工
程と、この第10絶縁真上にダート電極材料を堆積する
工程と、このf−)電極材料のI臂ターニングと同時K
tたはノぐターニング後、第1の絶縁膜をサイドエツチ
ングして、オーバーハング部を形成する工程と、前記第
lの絶縁膜よ〕誘電率の低い第2の絶縁膜をオーバーハ
ング部に設ける工程と、前記第1および第2の絶縁膜を
パターニングし複合構成としりr−ト絶縁膜を形成する
工程と、前記ダート絶縁膜の誘電率が低い第2の絶縁膜
下部にソース、ドレインを形成すゐ工程どからなること
を特徴とするMOB g半導体装置の製造方法を第2の
要旨とするものである。The present invention also provides a step of providing a first insulating film on a semiconductor substrate, a step of depositing a dirt electrode material directly above the tenth insulator, and f-) simultaneous turning of the electrode material.
After turning for a period of time, the first insulating film is side-etched to form an overhang part, and a second insulating film having a lower dielectric constant than the first insulating film is formed on the overhang part. forming a source and a drain under the second insulating film having a low dielectric constant of the dirt insulating film; The second gist is a method for manufacturing a MOBg semiconductor device, which is characterized by comprising steps of forming a MOBg semiconductor device.
更に本発明は半導体基板上にパターニングされた第1の
絶縁膜を設ける工程と、第1の絶縁膜をマスクとして、
また社この上に設りた/譬ター二/グされたマスキング
材料をマスクとして露出した半導体基板上に誘電率の異
なる第20絶縁膜を設ける工程と、前記第1および第2
の絶縁膜を/奢ターニングして複合111成としたr−
ト絶縁膜を形成する工程と、このダート絶縁膜の上にダ
ート電極を設ける工程と、前記f−)絶縁膜を組成する
誘電率の低い第1または第2の絶縁膜の下部にドレイン
を形成する工1とからなることを特徴とするMO8r1
i半導体装置の製造方法を第3の要旨とするものである
。Furthermore, the present invention includes a step of providing a patterned first insulating film on a semiconductor substrate, and using the first insulating film as a mask.
Further, a step of providing a 20th insulating film having a different dielectric constant on the exposed semiconductor substrate using a masking material provided on the substrate as a mask,
The insulating film was turned into a composite 111 layer.
a step of forming a dirt insulating film; a step of providing a dirt electrode on the dirt insulating film; MO8r1 characterized in that it consists of
The third gist is a method for manufacturing an i-semiconductor device.
以下本発明の詳細な説明する。The present invention will be explained in detail below.
本発明において複合構成としたゲート絶縁膜の構成要素
となる第1の絶縁膜および、これと誘電率の異なる第2
の絶縁膜としては、例えば815N4 e 8102
、 ’TaO2などが挙げられる。′*り誘電率の異な
る第1および第2の絶縁膜の組合せとしては、例えば8
1.N4と5SO2(誘電率比約7=4)、あるいはT
aO2と81.N4との組合せがあり、誘電率の低い方
の絶縁物の下部にドレインを形成する。In the present invention, a first insulating film which is a constituent element of a gate insulating film having a composite structure, and a second insulating film having a different dielectric constant from this
As the insulating film, for example, 815N4 e 8102
, 'TaO2, etc. '* As a combination of first and second insulating films having different dielectric constants, for example, 8
1. N4 and 5SO2 (permittivity ratio approximately 7=4), or T
aO2 and 81. There is a combination with N4 to form a drain under the insulator with a lower dielectric constant.
j!に、第1および第2の絶縁膜の形成方法としては、
絶縁物の堆積、あるいは基板表面の酸化または窒化によ
って形成しても良い・を九本発明においてダート電極と
なる材料としては、例えば多結晶シリコン、単結晶シリ
コン、アモルファスシリコン、メタルシリサイド、ある
いはメタルなどが用いられる。j! The method for forming the first and second insulating films is as follows:
The dirt electrode may be formed by depositing an insulator or by oxidizing or nitriding the surface of the substrate. Examples of the material for the dart electrode in the present invention include polycrystalline silicon, single crystal silicon, amorphous silicon, metal silicide, and metal. is used.
次に本発明の実施例を図面を参照して詳細に説明する。Next, embodiments of the present invention will be described in detail with reference to the drawings.
第2図は本発明の一実施例を示すもので、先ず第2図(
4)に示すように、例えばP(100)シリコン基板な
どの半導体基板1上に、素子領域とフィールド領域(図
示せず)とを形成した後、素子領域上に第1の絶縁膜6
1kを形成する0次にこの上にダート電極材料を堆積し
た後、これをノ4ターニングしてf−)電極5を形成す
る。FIG. 2 shows an embodiment of the present invention.
4), after forming an element region and a field region (not shown) on a semiconductor substrate 1 such as a P (100) silicon substrate, a first insulating film 6 is formed on the element region.
1k) Next, after depositing dirt electrode material on this, it is turned to form f-) electrode 5.
次いで第1の絶縁111jaを前記ダート電極5をマス
クとしてエツチングすると、同図側)に示すようにゲー
ト電極5の下部に位置する第10絶縁膜6aがサイドエ
ツチングされて、オーバーハング部1 m + 7 b
が形成される。なお仁の場合、ダート電極材料のパター
ニング時に同時に第1の絶縁膜6鳳をエツチングして奄
良い。Next, when the first insulating film 111ja is etched using the dirt electrode 5 as a mask, the tenth insulating film 6a located under the gate electrode 5 is side-etched, as shown in the side of the figure, and an overhang portion 1 m + is formed. 7b
is formed. In the case of etching, the first insulating film 6 may be etched at the same time as the dirt electrode material is patterned.
この後、全面に第2の絶縁#6bを堆積して、同図輯)
ニ示t ヨ5 K% オーai−/% y/wAy a
。After this, the second insulation #6b is deposited on the entire surface (see the same figure).
ni show t yo5 K% oh ai-/% y/wAy a
.
7bKも第2の絶縁膜6bt埋め込む、この場合例えば
第1の絶縁aεa t813N4とすれば、第2の絶縁
膜6bとして、これよ)誘電率の低い5to2を用いる
。7bK is also embedded in the second insulating film 6b. In this case, for example, if the first insulating film is aεa t813N4, then 5to2, which has a low dielectric constant, is used as the second insulating film 6b.
次に、リアクティブイオンエツチングなどのサイドエツ
チングのほとんど起らない異方性エツチングによシ全W
K堆積した第2の絶縁膜6bを除去すると、同[1@に
示すようにオーバーハング部7a*7bに第2の絶縁膜
6bが残留して、第1の絶縁膜6&の両側に誘電率の低
い第2の絶縁膜6b、6bが平面的に配置された複合構
成のゲート絶縁膜6が形成される。Next, anisotropic etching such as reactive ion etching, which hardly causes side etching, is used to remove the entire W.
When the second insulating film 6b deposited with K is removed, the second insulating film 6b remains on the overhang part 7a*7b as shown in [1@], and the dielectric constant is increased on both sides of the first insulating film 6&. A gate insulating film 6 having a composite structure is formed in which second insulating films 6b, 6b having a low temperature are arranged in a plane.
次いで、ダート絶縁膜6の誘電率の低い第2の絶縁膜6
b、6bの下部の半導体基板1に不純物を拡散して、ソ
ース2とドレイン3を形成し、同図(至)に示す如きM
O811半導体装置とする。Next, a second insulating film 6 having a low dielectric constant of the dirt insulating film 6 is formed.
Impurities are diffused into the semiconductor substrate 1 below the semiconductor substrate 1, 6b, and the source 2 and drain 3 are formed.
It is assumed to be an O811 semiconductor device.
上記構造のMo5rIi牛導体装置の作用について第3
図を参照して説明する。Part 3 regarding the operation of the Mo5rIi conductor device with the above structure.
This will be explained with reference to the figures.
ジャ/クシ璽ンブレイクダウン電圧はダート電圧がOv
近くになったとき、ドレイン3とチイネル領域の境界a
&付近で発生することを先に説明した。これは半導体基
板1中の空乏層9Kかかる電界が境界8mの近辺で最も
太きくなるからである。従りてジャンクシ璽ンブレイク
ダウン電圧を上げるには、半導体基板1中にかかる電界
を小さくする必要がある。ところで半導体基板1にかか
る電圧は単純にいえば空乏層1、のキャノ臂シタンスと
r−ト絶縁膜6のキャパシタンスとの直列につなが−)
たキイIダシタンスの容量分割によって決まる。従って
ゲート絶縁膜6の誘電率を小さくすれば、このキイ/4
シタンスも小さくカシ空乏層9にかかる電圧の割合が小
さく表って、ジャンクシ璽ンブレイクダウン電圧が上が
ることになる。The dirt voltage is Ov.
When they get close, the boundary a between the drain 3 and the channel region
I explained earlier that it occurs near &. This is because the electric field applied to the depletion layer 9K in the semiconductor substrate 1 is strongest near the boundary 8m. Therefore, in order to increase the junction breakdown voltage, it is necessary to reduce the electric field applied to the semiconductor substrate 1. By the way, simply speaking, the voltage applied to the semiconductor substrate 1 is connected in series between the capacitance of the depletion layer 1 and the capacitance of the r-to insulating film 6.
It is determined by the capacitance division of the key I dacitance. Therefore, if the dielectric constant of the gate insulating film 6 is made small, this key/4
The capacitance is also small, and the proportion of the voltage applied to the oak depletion layer 9 appears small, resulting in an increase in the junction breakdown voltage.
ところがゲート絶縁膜6の全体を誘電率の低い絶縁膜で
形成すると、ジャンクシ冒ンブレイクダウン電圧が上が
る反面、r−ト絶縁膜60キイパシタンス全体が小さく
なりてしまり。However, if the entire gate insulating film 6 is formed of an insulating film with a low dielectric constant, the junction breakdown voltage increases, but the overall key passivation of the r-to insulating film 60 decreases.
MO811半導体装置の特性はダート絶縁agのキャノ
臂シタンスで決まり、誘電率を小さくしてキャパシタン
スを小さくしたということは、実効的にr−ト膜厚を厚
くしたのと同じ効果をよび、スフ−リングなどの微細化
の手法に反する。従って本発明の如く、最も電界の大き
くかがるドレイン3の近傍部分、即ちダート絶縁膜6の
第20絶縁農61を、部分的に誘電率の低い絶縁物で形
成することにょシ、全体的な特性を余多低下させること
なくジfンクシ璽ンブレイクダウン電圧を上げることが
できるものである。The characteristics of the MO811 semiconductor device are determined by the capacitance of the dirt insulator AG, and reducing the capacitance by lowering the dielectric constant effectively has the same effect as increasing the thickness of the r-diaphragm film. This goes against miniaturization methods such as rings. Therefore, as in the present invention, it is preferable to partially form the part near the drain 3 where the electric field is the strongest, that is, the 20th insulating film 61 of the dirt insulating film 6, with an insulator having a low dielectric constant. This makes it possible to increase the dielectric breakdown voltage without significantly reducing the characteristics.
な訃上記実施例ではダート絶縁膜6の形成に、第1の絶
縁膜6mのサイドエツチングを利用して複合構成とする
方法について示した、以下化の方法について説明する。In the above embodiment, the method of forming the dirt insulating film 6 by utilizing side etching of the first insulating film 6m to form a composite structure will be described below.
先ず島4図に)に示すように半導体基板1上に、素子領
域とフィールド領域とを形成した後、素子領域上に第1
の絶縁膜61を設秒る。次にこの第1の絶縁膜6a上に
レジストなどのマスキング材料10を堆積した後、パタ
ーニングし、これをマスクとして同図φ)に示すように
第1の絶縁膜6aをエツチングして、半導体基板10表
面を露出させる。First, as shown in Figure 4), an element region and a field region are formed on a semiconductor substrate 1, and then a first field region is formed on the element region.
An insulating film 61 is then formed. Next, a masking material 10 such as a resist is deposited on the first insulating film 6a, and then patterned. Using this as a mask, the first insulating film 6a is etched as shown in FIG. 10 Expose the surface.
次に、同図幻に示すように前記[1の絶縁膜6aより誘
電率の小さい第2の絶縁膜6bを全面に堆積する。Next, as shown in the figure, a second insulating film 6b having a lower dielectric constant than the first insulating film 6a is deposited over the entire surface.
この後、)臂ターニングされた前記マスキング材料10
と、この上に堆積した第2の絶縁膜6bを剥離除去して
、同図の)K示すように複合構成のダート絶縁11gを
形成する。After this,) the masking material 10 which has been turned
Then, the second insulating film 6b deposited thereon is peeled off to form a dirt insulating film 11g having a composite structure as shown in )K in the figure.
以下、r−)電極材料を堆積して、r−)電極5を形成
した後、ソース2、ドレインSを形成する工@は上記実
施例の第2図の)および働と同様である。Hereinafter, after depositing the r-) electrode material to form the r-) electrode 5, the steps for forming the source 2 and drain S are the same as those in FIG. 2 of the above embodiment.
第5図は他の方法を示すもので、先ず第59に)に示す
ように、耐酸化性、あるいは耐窒化性を有する第1の絶
縁膜6aを半導体基板lの表面に形成する。FIG. 5 shows another method. First, as shown in item 59), a first insulating film 6a having oxidation resistance or nitridation resistance is formed on the surface of the semiconductor substrate l.
次に前記第1の絶縁膜6aをパターニングして、同図0
1)に示すように半導体基板10表面を露出させる。こ
の後、パターニングされた前記第1の絶縁膜6aをマス
クとして、これ・より誘電率の低い第2の絶縁*gbを
、酸化あるい祉窒化により露出した基板表面に成長させ
て同図(C)に示すように複合構成のダート絶縁膜6を
形成するものである。なおこの様な方法を適用する例と
して絋、第1の絶縁膜6aをIll、!’J4とし、第
2の絶縁膜6bとして8102を用いた場合が挙げられ
る。Next, the first insulating film 6a is patterned.
1), the surface of the semiconductor substrate 10 is exposed. Thereafter, using the patterned first insulating film 6a as a mask, a second insulating film *gb having a lower dielectric constant is grown on the exposed surface of the substrate by oxidation or nitriding. ), a dirt insulating film 6 having a composite structure is formed. As an example of applying such a method, the first insulating film 6a is Ill,! 'J4 and 8102 is used as the second insulating film 6b.
以下ダート電4I5、ソース2、ドレイン3を形成して
第3図に示すMOS fi半導体装置を作る工程は前記
実施例と同様である。The steps for forming the dart conductor 4I5, the source 2, and the drain 3 to produce the MOS fi semiconductor device shown in FIG. 3 are the same as in the previous embodiment.
なお第1の絶縁膜CaK耐酸化性や耐窒化性がない場合
には、第6図(A)に示すように第1の絶縁膜6aの上
に、耐酸化性や耐窒化性を有するマスキング材料10を
堆積して/ぐターニングする。次にこれをマスクとして
同図01)K示すように、露出した基板表面に誘電率の
低い第2の絶縁膜6bを成長させた後、マスキング材料
10を剥離する。Note that if the first insulating film CaK does not have oxidation resistance or nitridation resistance, a masking having oxidation resistance or nitridation resistance is formed on the first insulating film 6a as shown in FIG. 6(A). Material 10 is deposited and/or turned. Next, using this as a mask, as shown in FIG. 1), a second insulating film 6b having a low dielectric constant is grown on the exposed substrate surface, and then the masking material 10 is peeled off.
tた上記実施例では何れも誘電率の高い第1の絶縁膜6
aから先に形成する方法について示したが、菖7図に示
すように、この逆の方法でも良い。In all of the above embodiments, the first insulating film 6 has a high dielectric constant.
Although the method of forming the layer a first has been shown, the reverse method may be used as shown in Diagram 7 of the irises.
先ずI!7図に)に示すように半導体基板1(D全面に
耐酸化性あるいは耐窒化性を有する第2の絶縁膜gbを
設けて、これをパターニングし、基板の表面をIll田
させる。First I! As shown in FIG. 7), a second insulating film gb having oxidation resistance or nitridation resistance is provided on the entire surface of the semiconductor substrate 1 (D), and is patterned to form an Ill pattern on the surface of the substrate.
次に同図01)K示すようにパターニングした第2の絶
縁膜6bをマスクとして、これより誘電率の高い第1の
絶縁膜6aを基板表面に窒化などにより成長させて、複
合構成としたff−)絶縁膜6を形成する。以下ダート
電極4、ソース2、ドレイン3を形成してMO8fi半
導体装置を作石工IIは同様である。Next, using the patterned second insulating film 6b as shown in FIG. -) forming an insulating film 6; Thereafter, the dirt electrode 4, the source 2, and the drain 3 are formed to fabricate the MO8fi semiconductor device in the same manner as the stone mason II.
なお、第2の絶縁膜6bに耐酸化性や耐窒化性がない場
合には第8図■に示すように第2の絶縁膜6b上に耐酸
化性や耐窒化性を有するマスキング材料10を堆積して
パターニングし、これをマスクとして同図Φ)に示すよ
うに、露出し次基板表面に第1の絶縁膜6aを成長させ
て複合構成のf−)絶縁膜6としても良い。Note that if the second insulating film 6b does not have oxidation resistance or nitridation resistance, a masking material 10 having oxidation resistance or nitridation resistance is applied on the second insulating film 6b as shown in FIG. The first insulating film 6a may be deposited and patterned, and then used as a mask to grow the first insulating film 6a on the exposed substrate surface, as shown in Φ) in the figure, to form the f-) insulating film 6 of the composite structure.
上記方法では何れも第3図に示す複合構成のf−)絶縁
膜6を有するMO811半導体装電な製造する場合につ
いて示し九が、次に夫々異なる複合構成のゲート絶縁膜
6を有するMO8型半導体装置について説明する。In each of the above methods, f-) MO811 semiconductor device having a composite structure as shown in FIG. 3 is manufactured. The device will be explained.
第9図は誘電率の高い第1の絶縁膜6aの両側に、これ
より膜厚が厚く、誘電率が低い第2の絶縁膜6b、σb
を配置して段差のあるr−ト絶縁膜6としたものである
。FIG. 9 shows that on both sides of a first insulating film 6a with a high dielectric constant, there are second insulating films 6b, σb, which are thicker and have a lower dielectric constant.
is arranged to form a stepped insulating film 6.
@10ffFi、j1!9図に示すものとは逆に第2の
絶縁膜6bの膜厚を、ジャンクシ冒ンブレイクダウン電
圧低下の許す限シ薄くして複合構成としたダート絶縁膜
6を用いたものである。@10ffFi, j1!9 Contrary to what is shown in Fig. 9, the thickness of the second insulating film 6b was made as thin as possible to reduce the jumper breakdown voltage drop, and a dirt insulating film 6 with a composite structure was used. It is something.
更に第11図は誘電率の高い第1の絶縁膜6aの両端側
(ソース・ドレイン側)を薄く形成し、この薄い部分に
、誘電率の低い第2の絶縁膜6bを積層して表両を平坦
化し、ソース2とドレイン3の近傍のみ全体として誘電
率を低くしたものである。Further, in FIG. 11, both ends (source/drain side) of the first insulating film 6a with a high dielectric constant are formed thin, and a second insulating film 6b with a low dielectric constant is laminated on this thin part. is flattened, and the dielectric constant is lowered only in the vicinity of the source 2 and drain 3 as a whole.
第12図は誘電率の高い第1の絶縁膜6aをr−計電極
5の幅と同じく全体に形成し、ソース2、およびドレイ
ン3とチャネル領域との境界8 a # Jl bの近
傍にのみ、誘電率の低い第20絶縁膜6bを局部的に設
けて縞状O複合構成としたダート絶縁膜6を用いたもの
である。In FIG. 12, a first insulating film 6a with a high dielectric constant is formed over the entire r-meter electrode 5 with the same width, and only in the vicinity of the boundary 8a #Jlb between the source 2 and drain 3 and the channel region. , a dirt insulating film 6 is used in which a twentieth insulating film 6b having a low dielectric constant is locally provided to have a striped O composite structure.
第13図は、第12図の変形例で、ドレイン3とチャネ
ル領域との境界8aの近傍にのみ誘電率の低い第2の絶
縁膜6bを局部的に設けて複合構成としたf−)絶縁膜
6を用いたものである。FIG. 13 shows a modification of FIG. 12, in which a second insulating film 6b with a low dielectric constant is locally provided only in the vicinity of the boundary 8a between the drain 3 and the channel region, resulting in a composite structure f-) Insulation The membrane 6 is used.
更に第14図は、ソース2側に誘電率の高い第1の絶縁
膜6aを設け、これと隣接してドレイン3側に誘電率の
低い第2の絶縁膜6bを設けて複合構成としたダート絶
縁膜6を用いたものである。Furthermore, FIG. 14 shows a dart with a composite structure in which a first insulating film 6a with a high dielectric constant is provided on the source 2 side, and a second insulating film 6b with a low dielectric constant is provided adjacent to this on the drain 3 side. An insulating film 6 is used.
なお、上記実施例では、何れも第1の絶縁膜Iiaを誘
電率が高く、また第2の絶縁膜6bを誘電率の低い絶縁
物として説明したが、少なくともドレイン3偶に誘電率
の低い絶縁物が位置する構成でおれば、第1の絶縁膜6
*t−誘電率が低く、第2の絶縁膜ebt@電率が高い
絶縁−としても良い。In the above embodiments, the first insulating film Iia is described as having a high dielectric constant, and the second insulating film 6b is an insulating material having a low dielectric constant. If the structure is such that an object is located, the first insulating film 6
*t - low dielectric constant, second insulating film ebt@high electric constant - may be used.
以上説明した如く、本発明に係わるMO8型半導体装置
およびその製造方法によれば、ダート絶縁膜の少なくと
もドレイン近傍を、誘電率の低い絶縁膜で形成すること
Kより、ドレイン・ダート間の空乏層に加わる電圧を低
くして、ジ丁ンクシ嘗ンブレイクダウン電圧を上げ、ダ
ート絶縁膜の薄膜化を可能にして回路の微細化を図るこ
とができるものである。As explained above, according to the MO8 type semiconductor device and the manufacturing method thereof according to the present invention, since at least the vicinity of the drain of the dirt insulating film is formed with an insulating film having a low dielectric constant, the depletion layer between the drain and the dirt is formed. By lowering the voltage applied to the circuit and increasing the breakdown voltage, it is possible to make the dirt insulating film thinner, thereby making it possible to miniaturize the circuit.
第1図は従来のMOS M半導体装置を示す断面図、第
2図(4)乃至(至)は本発明の一実施例によるMO8
3半導体装置を製造する工程を順次示す断面図、第3図
は第2図のMOa型半導体装置の作用を説明するための
断面図、第4図(A)乃至(D)は他の方法によりゲー
ト絶縁膜を製造する工程を示す断面図、第5図(ト)乃
至(C)、第6図に)および(B)、第7図に)および
俤)、第8図に)および俤)拡夫夫異なる方法によpc
−ト絶縁膜を製造する工程を示す断面図、第9図乃至第
14図は夫々異なる複合構成のダート絶縁膜を設けfc
MO8盤半導体装置の断面図である。
1・・・半導体基板、2・・・ソース、3・・・ドレイ
ン、4・・・ダート絶縁膜、5・・・f−)電極、6a
・・・第1の絶縁膜、6b・・・第2の絶縁膜、1a、
Fb・・・オーバーハング部、8aelb・・・II界
、り・・・空乏層、10・・・マスキング材料。
出願人代理人 弁理士 鈴 江 武 彦−10/a
第3図
第7図FIG. 1 is a cross-sectional view showing a conventional MOS M semiconductor device, and FIG.
3 is a cross-sectional view showing the steps of manufacturing a semiconductor device in sequence, FIG. 3 is a cross-sectional view for explaining the operation of the MOa type semiconductor device of FIG. 2, and FIGS. Cross-sectional views showing the process of manufacturing a gate insulating film, FIGS. 5 (G) to (C), FIGS. Hiroo in different ways on PC
9 to 14 are cross-sectional views showing the process of manufacturing dart insulating films, respectively, in which dart insulating films with different composite structures are
FIG. 2 is a cross-sectional view of an MO8 board semiconductor device. DESCRIPTION OF SYMBOLS 1... Semiconductor substrate, 2... Source, 3... Drain, 4... Dirt insulating film, 5... f-) electrode, 6a
...first insulating film, 6b...second insulating film, 1a,
Fb...overhang part, 8aelb...II field, Ri...depletion layer, 10...masking material. Applicant's agent Patent attorney Takehiko Suzue-10/a Figure 3 Figure 7
Claims (5)
ート絶縁膜を介してダート電極を設けたMO8型半導体
装置において、前記ダート絶縁膜の少なくともドレイン
近傍を、他の部分よ〕誘電率の低い絶縁膜で形成したこ
とを特徴とするMOB型半導体装置。(1) In an MO8 type semiconductor device in which a dirt electrode is provided on a channel region between a source and a drain via a dirt insulating film, at least the vicinity of the drain of the dirt insulating film is insulated with a low dielectric constant from other parts. A MOB type semiconductor device characterized in that it is formed of a film.
この第1の絶縁膜上にゲート電極材料を堆積する工程と
、このダート電極材料をノ母ターニングしてf−)電極
を形成する工程と、前記?−)電極材料のパターニング
と同時に′tたFii4ターニング後、第1の絶縁膜を
サイドエツチングして、オーバーハング部を形成する工
程と、前記第1の絶縁膜よシ誘電率の低い第2の結縁膜
をオーバーハング部に設ける工程と、前f[il!1お
よび第2の絶縁膜を)臂ターニン〆し複合構成としたf
f−)絶縁膜を形成する工程と、前記ダート絶縁膜の誘
電率が低い第20絶縁膜下部にソース又は、ドレインを
形成する工程とからなることを特徴とするMOS li
!半導体装置0製造方法。(2) providing a first insulating film on the semiconductor substrate;
A step of depositing a gate electrode material on this first insulating film, a step of turning this dirt electrode material to form an f-) electrode, and a step of forming an f-) electrode. -) A process of side etching the first insulating film to form an overhang part after Fii4 turning which is performed simultaneously with the patterning of the electrode material, and forming a second insulating film having a lower dielectric constant than the first insulating film. The step of providing the conjunctival membrane on the overhang portion, and the step of providing the conjunctival membrane on the overhang portion; 1 and 2 insulating films) are turned into a composite structure f
f-) A MOS li characterized by comprising a step of forming an insulating film, and a step of forming a source or a drain under the 20th insulating film having a low dielectric constant of the dirt insulating film.
! Semiconductor device 0 manufacturing method.
を、絶縁物の堆積、あるいは基板表面の酸化または窒化
によ)形成することを特徴とする特許請求の範囲第2項
記載のMO811半導体装置の製造方法。(3) f-) The first and second insulating films constituting the insulating film are formed by depositing an insulating material or by oxidizing or nitriding the surface of the substrate. A method of manufacturing the MO811 semiconductor device described.
縁膜を設ける工程と、第1の絶縁膜をマスクとして、t
たはこの上に設けたパターニングされたアスキング材料
をマスクとして露出した半導体基板上に誘電率の異なる
纂2の絶縁膜を設ける工程と、前記第1および第20絶
縁膜をパターニングして複合構成としたダート絶縁膜を
形成する工程と、こCHI’−)絶縁lIO上にダート
電極を設ける工程と、前記f−)絶縁属を構成する誘電
率の低い第1または第2の絶縁膜の下部にドレインを形
成する工程とからなることを特徴とするMOB ml半
導体装置の製造方法。(4) A step of providing a first insulating film with arm-turning on the semiconductor substrate, and using the first insulating film as a mask, t
or forming two series of insulating films with different dielectric constants on the exposed semiconductor substrate using a patterned asking material provided thereon as a mask, and patterning the first and twentieth insulating films to form a composite structure. a step of forming a dirt insulating film on the CHI'-) insulating layer; 1. A method for manufacturing a MOB ml semiconductor device, comprising the step of forming a drain.
絶縁膜を、絶縁物の堆積、あるいは基板表面の酸化tた
は窒化によシ形成することを特徴とする特許請求の範囲
第4項記載のMOB IIIml半導体装置造方法。(5) Claim 4 is characterized in that the insulating films Ill and 2 constituting the dirt insulating film are formed by depositing an insulating material or by oxidizing or nitriding the substrate surface. MOB IIIml semiconductor device manufacturing method.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP56181808A JPS5884462A (en) | 1981-11-13 | 1981-11-13 | Metal oxide semiconductor type semiconductor device and its manufacture |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP56181808A JPS5884462A (en) | 1981-11-13 | 1981-11-13 | Metal oxide semiconductor type semiconductor device and its manufacture |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS5884462A true JPS5884462A (en) | 1983-05-20 |
Family
ID=16107197
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP56181808A Pending JPS5884462A (en) | 1981-11-13 | 1981-11-13 | Metal oxide semiconductor type semiconductor device and its manufacture |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS5884462A (en) |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS63181468A (en) * | 1987-01-23 | 1988-07-26 | Fujitsu Ltd | MIS type field effect transistor |
JPH01280321A (en) * | 1988-05-06 | 1989-11-10 | Fujitsu Ltd | Formation of insulating thin film |
EP1067597A2 (en) * | 1999-05-07 | 2001-01-10 | Chartered Semiconductor Manufacturing Pte Ltd. | Transitors with low overlap capacitance |
WO2000049643A3 (en) * | 1999-02-16 | 2001-02-15 | Philips Semiconductor Inc | Gate insulator comprising high and low dielectric constant parts |
JP2010267964A (en) * | 2009-05-14 | 2010-11-25 | Internatl Business Mach Corp <Ibm> | Asymmetric semiconductor device and manufacturing method |
-
1981
- 1981-11-13 JP JP56181808A patent/JPS5884462A/en active Pending
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