JPS5877330A - tri-state circuit - Google Patents
tri-state circuitInfo
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- JPS5877330A JPS5877330A JP56174593A JP17459381A JPS5877330A JP S5877330 A JPS5877330 A JP S5877330A JP 56174593 A JP56174593 A JP 56174593A JP 17459381 A JP17459381 A JP 17459381A JP S5877330 A JPS5877330 A JP S5877330A
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- 210000003127 knee Anatomy 0.000 claims 1
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/09425—Multistate logic
- H03K19/09429—Multistate logic one of the states being the high impedance or floating state
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。(57) [Summary] This bulletin contains application data before electronic filing, so abstract data is not recorded.
Description
【発明の詳細な説明】
この発明はＭＯ８Ｆ］ｉＴによつて構ｊｌＫされたトラ
イステート−路、時に相補１１Ｍ０８ＦＩＩＴによつて
構成された）ライスチー）−路の軟鼻に関する・
トライステー）ｌｉｍｂは、出力がハイレベルおよ−び
賀つレペルの他に７−−デ（ング状態もしくは高尚カイ
ンピーダンス状ｌｌｆｔとり得るａｍである。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to the soft nose of the tristate tract constructed by MO8F]iT, sometimes by complementary 11M08FIIT; In addition to the high level and high level output, the output can be in a 7-deg state or a high impedance state.
従来のシライステート−路として社、例えば第１−に示
すよりなｉｉｉ＊がある。このシライステート−路は、
負論理によって動作されるものを示す。As a conventional Shirai state road, there is a company, for example, iii* as shown in No. 1-. This Shirai State road is
Indicates something operated by negative logic.
そして、■酪はＮチャンネルｍ１Ｍ０８ＰｌテＱ。And ■ Dai is N channel m1M08PlteQ.
とｒナヤンネルＩＩＭＯ！ＩＦＩＴＱｍとによって構成
されている出力バッファ１と、ブリ（Ｐｒｅ）バッファ
七してのＮＡＮＤゲート２およびＮＯＲゲー）３Ｊ：、
インバー＃４とからなる。インバータ４はＮＡＮＤゲー
）２に入力されるコント四−ル信Ｉｒｇを反転してＮＯ
＆ゲート３の一方の入力端子に出力する。ＮＡＮＤゲー
ト２詔よびＮ０１Ｌゲー）３の他の入力端子にはそれぞ
れデー＃信号與が入力される。この回路は負論理で動作
されるので、プント冒−ル信号Ｐｃが＠１ ” （−Ｖ
ｃｃ）のときは、出力バッファｌの出力がデータ信号Ｐ
ｄに応じ工＠１″″會たは＠Ｏ＠となる。會た、コン）
ｗ −＃信号Ｐ ｃ＃！＠Ｏ” （ｏｖ ）（Ｄト１
１２、データ信号Ｐｌｉのいかんにかかわらず、出力パ
ッ７テ１の出力端子が７ｗ−ディング状態すなわち高出
力インピーダンス状態となる。and r nayannel IIMO! An output buffer 1 constituted by IFITQm, a NAND gate 2 as a pre-buffer 7, and a NOR gate 3J:
It consists of Invar #4. Inverter 4 inverts the control signal Irg input to NAND game 2 and outputs NO.
& Output to one input terminal of gate 3. A D# signal is input to the other input terminals of the NAND gate 2 and N01L gate 3, respectively. Since this circuit is operated with negative logic, the Punto error signal Pc is @1'' (-V
cc), the output of the output buffer l is the data signal P
Depending on d, it becomes ＠＠1″＠ or＠O＠. (meet, con)
w-# signal P c#! @O” (ov) (D 1
12. Regardless of the data signal Pli, the output terminal of the output pad 7 enters the 7W-ding state, that is, the high output impedance state.
ところで、ＩＣでは外部端子に接続される出力バッ７ア
が外部の容量性負荷に対し充分な電流供給能力を持って
いる必要がある。そのために、上記トライステート回路
の出力バッファ１を構成する各素子（上記−路ではＭＯ
８ＦＩＴＱｓ ＝Ｑ＊ ）が大■化してしまう、従って
％ＭＯ８ＦＩＴＱｓ＝Ｑ、は高い書生春量な持つことに
なる。しかも、この出力バッファ１において速い速度の
信号を得るためには、プリバッファとしてのＮＡＮＤゲ
ート２およびＮＯ＆ゲート３がＭＯ８Ｆｍｌ’ｌ’Ｑ、
、Ｑ。Incidentally, in an IC, the output buffer 7 connected to an external terminal must have sufficient current supply capability for an external capacitive load. For this purpose, each element constituting the output buffer 1 of the tri-state circuit (in the above-mentioned path, MO
8FITQs = Q*) will become large, so %MO8FITQs = Q will have a high amount of student spring. Moreover, in order to obtain a high-speed signal in this output buffer 1, the NAND gate 2 and the NO & gate 3 as pre-buffers must be MO8Fml'l'Q,
,Q.
に対し、充分な駆動能力を持っていなければならない、
そのためには、ゲートな構成する素子（ＭＯ８ＦｉｌＴ
）のオン抵抗を下げる必要がある。＋の結果、従来のト
ライステーモ
としてのゲート２．３を構成するＭＯ８ＦＩＴの寸Ｉｌ
費大きくしなければならず、必然的にＩＣのチップナイ
ズも大きくなっていた。It must have sufficient driving capacity for
To do this, we need to use the elements that constitute the gate (MO8FilT).
) is necessary to lower the on-resistance. As a result of +, the size Il of MO8FIT that constitutes gate 2.3 as a conventional tri-stem
The cost had to be increased, and the chip size of the IC inevitably increased.
この発明はこ゛のような関履点に着醐してなされたもの
で、出カバｖ７テを構成しているＭＯＩＩＦＩＴを直接
駆動するためのプリバッファの構成素子（ＭＯ８Ｆｌｉ
Ｔ）敵な減らすことによって、プリバッファの占有胸積
を少なくし、ひいてはチップナイズを小さくできるよう
にすることを目的とする。This invention was made based on these points of interest, and is based on a pre-buffer component (MO8Fli) for directly driving MOIIFIT, which constitutes the output cover v7.
T) The purpose is to reduce the occupied area of the pre-buffer by reducing the size of the pre-buffer, thereby making it possible to reduce the chip size.
以下［１ｍに基づいて本発明に係るトライスデーシー路
の一実施例を説明する。第２図は一例として良能ＩＩで
所定の動作をする回路を示す、ＩＩにおいて、１は出力
バッファであり、との出力バッフ？ １ ハＮ ＋ ＋
＞ ＊ ４５１ Ｍ ＯＩＩ Ｆ ！！ｆ Ｔ Ｑ
１ トＰ ’ｆ ＋ンネルａ１ＭＯ８ＦＢＴＱ＊とによ
って構成さむている。２は上記Ｍｏ８ＰＩＴＱ、を駆動
するた゛めのプリバッファとしてのＮＡＮＤゲートであ
る。An embodiment of the Trice-Dacey path according to the present invention will be described below based on [1 m]. FIG. 2 shows, as an example, a circuit that performs a predetermined operation in a high-performance II. In II, 1 is an output buffer, and the output buffer ? 1 HaN + +
> *451 M OII F! ! f TQ
1 P'f + channel a1MO8FBTQ*. 2 is a NAND gate as a pre-buffer for driving the Mo8PITQ.
このＮＡＮＤゲー）２にはコントロール信号Ｐｃとデー
タ信号Ｐｄとが入力されている。また、５は上記ＭＯ８
ＦＩＩＴＱＩを駆動するためのプリバッファとしてのイ
ンバータである。このインバー＃Ｓはコントロール信号
Ｐｃと上記ＮＡＮＤゲー）２の出力とを入力信号とする
ＮＡＮＤゲー）６の論理出力を反転してＭＯＢＦＢＴＱ
、に出力し、これをオン、オフさせる。A control signal Pc and a data signal Pd are input to this NAND game (2). Also, 5 is the above MO8
This is an inverter as a pre-buffer for driving FIITQI. This inverter #S inverts the logic output of the NAND game (2) which uses the control signal Pc and the output of the above NAND game (2) as an input signal, and inverts the MOBFBTQ.
, and turn it on and off.
この−路は負論理で動作されるため、コントロール信号
Ｐｃが１１”である乏、ＮＡＮＤゲージ２からはデータ
、信号Ｐｄを反転した信号が出力される。Since this - path is operated with negative logic, when the control signal Pc is 11'', the NAND gauge 2 outputs data, a signal that is an inversion of the signal Pd.
すなわち、コントルール信号Ｐｃが１１”のとき、デー
タ信号Ｐｄが＠１＠であると、ＮＡＮＤゲート２ ｅ出
力ｉ１ ＠Ｏ” （ＯＶ ） トナ！Ｔｈａｂ、ＭＯ８
ＦＩＴＱｇはオンされる。また、このときＮＡＮＤゲー
ジ６には、コントロール信号＠１１とＮＡＮＤゲー）２
の出力信号″Ｏ′″とが入力される。そのためＮＡＮＤ
ゲー）６の出力はＪｌｌとなり、インバータＳにより反
転され、インバー＃器の出力１０”によ・てＭＯＢＦＢ
ＴＱ、のゲート電圧はＯＶとなる。従って、Ｍ Ｏ８Ｆ
Ｉ Ｔ Ｑ ｗはオフされ、出力パラ７７１の出力は
データ信号Ｐｄと同じ＠１′″（−ＶＤＤ）となる、一
方、コン）−−ル僑１）Ｐｃが＠１“でデータ信号Ｐｄ
が”Ｏ” のときは、ＮＡＮＤゲート２のｆｆｉ力が＠
１″″（−ＶＤＤ）とｌＺるたＴｏ、ＭＯＢＦＢＴＱ。That is, when the control signal Pc is 11" and the data signal Pd is @1@, the NAND gate 2 e output i1 @O" (OV) Tona! Thab, MO8
FITQg is turned on. At this time, the NAND gauge 6 also contains the control signal @11 and the NAND gauge) 2.
The output signal "O'" is input. Therefore NAND
The output of the game) 6 becomes Jll, which is inverted by the inverter S, and the output of the inverter #6 becomes MOBFB.
The gate voltage of TQ becomes OV. Therefore, M O8F
I
When is “O”, the ffi force of NAND gate 2 is @
1″″(-VDD) and lZrutaTo, MOBFBTQ.
はオフされる。また、ＮＡＮＤゲー）６にはコン）−−
ル信号１１″とゲート２０出力“ｌ”とが入力されるた
め、ＮＡＮＤゲート６の出力は＠Ｏ”となる、これによ
って、インバータ５の出力が”１”（−ＶＤ、）ｊ＊り
、ｖｏｓｒｇ’ｒｑ嘗ｉｌオン１れる。ＩＩって、出力
バッファ１の出力はデータ信号Ｆｄ と同じ＠Ｏ”（ｏ
ｖ）となる。is turned off. Also, for NAND game) 6, con) --
Since the input signal 11'' and the gate 20 output "l" are input, the output of the NAND gate 6 becomes @O". As a result, the output of the inverter 5 becomes "1" (-VD,)j*, vosrg'rq on 1. II means that the output of output buffer 1 is the same as the data signal Fd @O” (o
v).
次に、コン）ロール信号Ｐｃが＠０”のと會は、データ
信号ＰｄのいかんにかかわらずＮＡＮＤゲー）２の出力
信号は＠ｌ”（−ＶＤＤ）となる、そのため、ＭＯ８Ｆ
Ｂ’ｒＱｓはオフされる。また、このと會ＮＡＮＤゲー
）６の出力も必ず１１”となるた唖、インバータ５の出
力は＠ｏ”（ｏｖ）となる、従ッ”Ｃ，ＭＯ８Ｐ Ｉ
ＴＱＩ ％ ＭＯ８Ｆ ＭＴＱｔと一様にオフとなって
、出力バッファ１の出力端子は７−−デイング状態とな
る。Next, when the control signal Pc is @0'', the output signal of the NAND game)2 becomes @l'' (-VDD) regardless of the data signal Pd. Therefore, MO8F
B'rQs is turned off. In addition, the output of the NAND game) 6 will always be 11'', and the output of the inverter 5 will be @o'' (ov).
TQI % MO8F MTQt is uniformly turned off, and the output terminal of the output buffer 1 is in a 7--ding state.
ここで、上記回−路での出力バッファ１は、ゼロ位置を
決めると愈の出力インピーダンスを下げて、ＩＣ外部の
容量性負荷に対する電流供給能力を大＊＜ｔｈたｔｓに
、ＭＯ８ＦＩＴＱｔ 、ＱｌＯ占有２爾積がかなり大
きくなる。そのため、このＭＯ８ＦＩＴＱｓ ＝Ｑｓ
の寄生容量も大きくなり、Ｍｏ２ Ｆ Ｉ Ｔ Ｑｔ
−Ｑｔを駆動するプリバッファとしてのＮＡＮＤゲー
）２およびインバータ５に対する駆動負荷が大きくなる
。しかも出力バッ７ア１において速い速度の信号を得る
ためには、ＮＡＮＤゲート２およびインバー＃３が充分
な駆動能力を持っていなければならない、そのため、Ｎ
ＡＮＤゲート２およびインバー＃Ｓを構成するＭＯ８Ｆ
ＩＴのオン抵抗を下げて、駆動能力を高める必要がある
。しかして、オン抵抗を下げるにはＭＯ８ＦＩＴの寸法
（＊にそのチャンネル幅）を大会（しなければならない
。Here, when the output buffer 1 in the above circuit determines the zero position, it lowers the output impedance and increases the current supply capability to the capacitive load outside the IC by increasing *<th ts, MO8FITQt, QlO occupancy. 2 The result is quite large. Therefore, this MO8FITQs = Qs
The parasitic capacitance of Mo2 F I T Qt also increases.
- The driving load on the NAND game 2 and the inverter 5 as a pre-buffer that drives the Qt becomes large. Moreover, in order to obtain a high-speed signal at the output buffer 7, the NAND gate 2 and the inverter #3 must have sufficient driving ability.
MO8F that constitutes AND gate 2 and invert #S
It is necessary to lower the on-resistance of IT and increase its driving capability. Therefore, in order to lower the on-resistance, the dimensions of MO8FIT (channel width in *) must be adjusted.
しかしながら、実施例のトライステー）回路では、プリ
バッファがＮＡＮＤゲート２とインバー＃Ｓであるため
、第１ｇの従来のトライステーシー路のプリバッファた
るＮＡＮＤゲート２およびＮＯＲゲー）３よりも、ゲー
ト＊＊素子数（ＭＯ８ＦＩＩＴの歇）が少なくて済む、
すなわち、ＣＭｏ５１１１ｍではＮＯＲゲー）は４個の
ＭＯ８ＦＢＴにより構成されるが、インバーＩは２儒の
ＭＯ８１１Ｔで構成できる。會た。ＮＯＲゲージでもイ
ンバータでも、これを構成するＭＯ８ＦＩＴの１つ１つ
の大きさは同じである。従って、インバータで構成され
るプリバッファの占有面積はＮＯＲゲートで構成される
プリバッファの占有面積の２分の１に減少するのである
。However, in the tri-Stacy circuit of the embodiment, since the pre-buffer is the NAND gate 2 and the inverter #S, the gate * *The number of elements (interval of MO8FIIT) can be reduced.
That is, in the CMo5111m, the NOR game is composed of four MO8FBTs, but the inver I can be composed of two MO811Ts. We met. Whether it is a NOR gauge or an inverter, the size of each MO8FIT that makes up the gauge is the same. Therefore, the area occupied by the pre-buffer made up of inverters is reduced to one half of the area occupied by the pre-buffer made up of NOR gates.
なお、上記実施例ではインバー＃５の前段のゲート−路
の素子数が、従来の回路よりも多くなる。Note that in the above embodiment, the number of elements in the gate path before the inverter #5 is greater than in the conventional circuit.
しかし、プリバッファの前段のゲー）回路ではこれを構
成するＭＯ８Ｆｌ！ＩＴの寸法をひと會わり小さくでき
るので、−路金体としては占有面積が小さくなり、ＩＣ
のチップサイズも小さくできるという効果がある。However, in the game circuit at the front stage of the pre-buffer, MO8Fl! Since the size of the IT can be made smaller, the area it occupies as a road rail body is reduced, and the IC
This has the effect of reducing the chip size.
また、実施例は負論理で動作されるトライステート−路
を示したが、本発明は正論理で動作されるトライステー
ト回路にも適用できることは勿論である。Further, although the embodiment has shown a tri-state circuit operated with negative logic, the present invention can of course be applied to a tri-state circuit operated with positive logic.
ｉｉａｗｉの簡単な説明
第１図は従来のトライステート回路の一例を示す回路図
、第２図は本発明に係るトライステート回路の一実施例
を示す回路図である。Brief Description of iawi FIG. 1 is a circuit diagram showing an example of a conventional tri-state circuit, and FIG. 2 is a circuit diagram showing an embodiment of the tri-state circuit according to the present invention.
１・・・出力パッ７ア、２．Ｓ、ｈ−・・プリバッファ
、Ｐｃ・・・コンシロール信号、Ｐｄ・・・データ信号
。1... Output pad 7a, 2. S, h-- pre-buffer, Pc--conscillator signal, Pd--data signal.
第 １ 図 第 ２ 図Figure 1 Figure 2
Claims (1)
バ、ツ７アな構成するＭＯ８ＦＥＴを駆動するためのゲ
ー）回路とからなり、上記ゲー）回路に入力されるコン
トリール信号によつて、上記出力２１７丁からデータ信
号が出力されたり、出力バッファの出力端子が７四−テ
ィング状態にされるシライスデートａｍにおいて、上記
ゲー）回路はインバータを含み、上記出カバ１１７丁を
＊＊する２つのＭＯ８ＦＩＴの少なくとも一方が上記イ
ンバータにより直接駆動されるように、されていること
を特徴とするトライステー）ａ膝。It consists of 217 outputs made up of two MO8FETs and a gate circuit for driving the MO8FETs, which are made up of two MO8FETs. In the series date am in which a data signal is output from the output 217 or the output terminal of the output buffer is placed in the 74-ting state, the above gate) circuit includes an inverter and outputs the output 117. A tri-stay) a knee, characterized in that at least one of the two MO8FITs is directly driven by the inverter.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56174593A JPS5877330A (en) | 1981-11-02 | 1981-11-02 | tri-state circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56174593A JPS5877330A (en) | 1981-11-02 | 1981-11-02 | tri-state circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5877330A true JPS5877330A (en) | 1983-05-10 |
Family
ID=15981274
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56174593A Pending JPS5877330A (en) | 1981-11-02 | 1981-11-02 | tri-state circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5877330A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0847624A1 (en) * | 1996-06-25 | 1998-06-17 | Actel Corporation | Multiple logic family compatible output driver |
-
1981
- 1981-11-02 JP JP56174593A patent/JPS5877330A/en active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0847624A1 (en) * | 1996-06-25 | 1998-06-17 | Actel Corporation | Multiple logic family compatible output driver |
| EP0847624A4 (en) * | 1996-06-25 | 2000-02-02 | Actel Corp | Multiple logic family compatible output driver |
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