JPS5870334A - オ−トクリア回路 - Google Patents
オ−トクリア回路Info
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- JPS5870334A JPS5870334A JP56168176A JP16817681A JPS5870334A JP S5870334 A JPS5870334 A JP S5870334A JP 56168176 A JP56168176 A JP 56168176A JP 16817681 A JP16817681 A JP 16817681A JP S5870334 A JPS5870334 A JP S5870334A
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- capacitor
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- 230000000694 effects Effects 0.000 abstract description 5
- 238000010586 diagram Methods 0.000 description 3
- 230000003111 delayed effect Effects 0.000 description 2
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- RZVAJINKPMORJF-UHFFFAOYSA-N Acetaminophen Chemical compound CC(=O)NC1=CC=C(O)C=C1 RZVAJINKPMORJF-UHFFFAOYSA-N 0.000 description 1
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- 238000007493 shaping process Methods 0.000 description 1
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/22—Modifications for ensuring a predetermined initial state when the supply voltage has been applied
- H03K17/223—Modifications for ensuring a predetermined initial state when the supply voltage has been applied in field-effect transistor switches
Landscapes
- Direct Current Feeding And Distribution (AREA)
- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は、特に電源電圧の立ち上がり期間を利用して
イニシャルリセット信号を出力するオートクリア回路（
二関する。
イニシャルリセット信号を出力するオートクリア回路（
二関する。
一般に電子式小型計算機等（二使用されるデジタル回路
は、岨動作等を防止するために電源電圧の投入時に回路
をクリア、すなわちイニシャルリセットする必要がある
。このようなイニシャルリセットは、通常ｔｌＬ源電圧
電圧入時に動作してイニシャルリセット信号（以下クリ
アイ８号と祢する）を出力するオートクリア（ａｕｔｏ
ｃｌｅａｒ ）回路によって行なわれる。
は、岨動作等を防止するために電源電圧の投入時に回路
をクリア、すなわちイニシャルリセットする必要がある
。このようなイニシャルリセットは、通常ｔｌＬ源電圧
電圧入時に動作してイニシャルリセット信号（以下クリ
アイ８号と祢する）を出力するオートクリア（ａｕｔｏ
ｃｌｅａｒ ）回路によって行なわれる。
このオートクリア回路は、従来第１図（二示すよう（二
構成される。すなわち、電源間（ＶＤＤおよび接地間）
に例えばＰチャネルＭ（ＪＳトランジスタ１）とキャパ
シタ１２が直列（二接続して設けられ、このＰチャネル
ＭＯ８）ランジスタ（以下単にＭＯＳ）ランジスタと称
する）１１のゲートは接地される。そし−（、Ｍ０８ト
ランジスタ１）とキャパシタ１２の共通接続点ａにイン
バータ１３０入力端子１４が接続され、このインバータ
１３は例えは電源間（ＶＤＤと接地間）（二Ｐチャネル
およびＮチャネルＩＶＩＯ８）フンジスタ１５．１６が
直列（二接続されてなり、このＭＯＳ）クンジス、り１
５，１６の両省のゲートが入力端子１４（−共通に接続
される。このインバータ１３の出力端子１７、すなわち
ＭＯＳトランジスタ１５．１６の共通接続点すからクリ
アイ１−９ＣＬが出力される。
構成される。すなわち、電源間（ＶＤＤおよび接地間）
に例えばＰチャネルＭ（ＪＳトランジスタ１）とキャパ
シタ１２が直列（二接続して設けられ、このＰチャネル
ＭＯ８）ランジスタ（以下単にＭＯＳ）ランジスタと称
する）１１のゲートは接地される。そし−（、Ｍ０８ト
ランジスタ１）とキャパシタ１２の共通接続点ａにイン
バータ１３０入力端子１４が接続され、このインバータ
１３は例えは電源間（ＶＤＤと接地間）（二Ｐチャネル
およびＮチャネルＩＶＩＯ８）フンジスタ１５．１６が
直列（二接続されてなり、このＭＯＳ）クンジス、り１
５，１６の両省のゲートが入力端子１４（−共通に接続
される。このインバータ１３の出力端子１７、すなわち
ＭＯＳトランジスタ１５．１６の共通接続点すからクリ
アイ１−９ＣＬが出力される。
このオートクリア回路に、いま第２図（二示すように電
源電圧ＶＤＤが投入されると、ＭＯＳ）ランジメタ１ノ
がオン状態となり、このＭＯＳトランジスタ１１のオン
抵抗で電源がキャパシタ１２に供給されて充電状態とな
る。したかって、インバータ１３の入力端子１４の電圧
Ｖａが立ち上がり徐々（二増大する。このとき、すなわ
ち電圧Ｖａが低レベルのとき、インバータ１３のｆＶＩ
ＯＳトランジスタ１５がオン状態で１ＶｉＯＳトランジ
スタ１６がオフ状態であるから、出力端子１７から「１
」であるクリア信号ＵＬが出力される。セして電圧Ｖａ
がインバータ１３０回路閾値電圧Ｖ ｔｈｃを越えると
、インバータ１３は反転動作、すなわちＭ（ＪＳ）フン
ジスタ１５がオフ状態でＭＯＳ）ランジスタ１６がオン
状態になり、クリア信号ＣＬは「０」となって解除され
る。このクリア信号ＣＬが立ち上がっている期間、すな
わち「１」のとき、クリア４ｇ号ＣＬが供給されるデジ
タル回路（図示せず）のイニシャルリセットが行なわれ
る。
源電圧ＶＤＤが投入されると、ＭＯＳ）ランジメタ１ノ
がオン状態となり、このＭＯＳトランジスタ１１のオン
抵抗で電源がキャパシタ１２に供給されて充電状態とな
る。したかって、インバータ１３の入力端子１４の電圧
Ｖａが立ち上がり徐々（二増大する。このとき、すなわ
ち電圧Ｖａが低レベルのとき、インバータ１３のｆＶＩ
ＯＳトランジスタ１５がオン状態で１ＶｉＯＳトランジ
スタ１６がオフ状態であるから、出力端子１７から「１
」であるクリア信号ＵＬが出力される。セして電圧Ｖａ
がインバータ１３０回路閾値電圧Ｖ ｔｈｃを越えると
、インバータ１３は反転動作、すなわちＭ（ＪＳ）フン
ジスタ１５がオフ状態でＭＯＳ）ランジスタ１６がオン
状態になり、クリア信号ＣＬは「０」となって解除され
る。このクリア信号ＣＬが立ち上がっている期間、すな
わち「１」のとき、クリア４ｇ号ＣＬが供給されるデジ
タル回路（図示せず）のイニシャルリセットが行なわれ
る。
このようにして、電源電圧ＶＤＤが一定の電圧まで立ち
上がる期間を利用して、インバータ１３から一定の期間
にクリア信号ＣＬが出力され、イニシャルリセットが行
なわれる。しかしながら、上記のような従来のオートク
リア（ロ）路では、第３図に示すよう（二＊源電圧ＶＤ
Ｄの立ち上がり時間が遅い場合、まず電源電圧ＶＤＤが
ＭＯＳトランジスタ１１のスレッシュホールド電圧Ｖｔ
ｂ、、 以上になると、キャパシタ１２は充電状態と
なり、第３図のｔｄ、の時点から電圧Ｖａは徐々に増大
して電源電圧ＶＤＤとなる。このとき、インバータ１３
では、電源電圧ＶＤＤがＭＯＳトランジスタ１５のスレ
ンツユホールド電圧ｖ ｔｈ、！＋の近傍で、しかも入
力電圧である・ｍ′圧Ｖａが電源電圧ＶＤＤに充電され
る為、ＭＯＳ）ランジスタ１５がオン状態にならない場
合が生ずる。
上がる期間を利用して、インバータ１３から一定の期間
にクリア信号ＣＬが出力され、イニシャルリセットが行
なわれる。しかしながら、上記のような従来のオートク
リア（ロ）路では、第３図に示すよう（二＊源電圧ＶＤ
Ｄの立ち上がり時間が遅い場合、まず電源電圧ＶＤＤが
ＭＯＳトランジスタ１１のスレッシュホールド電圧Ｖｔ
ｂ、、 以上になると、キャパシタ１２は充電状態と
なり、第３図のｔｄ、の時点から電圧Ｖａは徐々に増大
して電源電圧ＶＤＤとなる。このとき、インバータ１３
では、電源電圧ＶＤＤがＭＯＳトランジスタ１５のスレ
ンツユホールド電圧ｖ ｔｈ、！＋の近傍で、しかも入
力電圧である・ｍ′圧Ｖａが電源電圧ＶＤＤに充電され
る為、ＭＯＳ）ランジスタ１５がオン状態にならない場
合が生ずる。
したがって、この場合インバータ１３の出力端子１７か
らは、「１」であるクリア信号ＣＬ、が一出力されず、
デジタル回路のイニシャルリセットを行なうことができ
ｌＺい欠点がある。
らは、「１」であるクリア信号ＣＬ、が一出力されず、
デジタル回路のイニシャルリセットを行なうことができ
ｌＺい欠点がある。
この発明は、上記の事情を鑑みてなされたもので、電源
電圧の立ち上がり期間を利用してクリア信号を出力する
回路（二おいて、電ｅｔａ圧の立ち上がり時間の長さに
かかわらず、確笑Ｃニクリア信号を出力し−こ、デジタ
ル回路のイニシャルリセットを安定に行なうことができ
るオートクリア回路を提供することを目的とする。
電圧の立ち上がり期間を利用してクリア信号を出力する
回路（二おいて、電ｅｔａ圧の立ち上がり時間の長さに
かかわらず、確笑Ｃニクリア信号を出力し−こ、デジタ
ル回路のイニシャルリセットを安定に行なうことができ
るオートクリア回路を提供することを目的とする。
以下図面を診照し℃この発明の一実施例について説明す
る。第４図はこの発明の一実施例（二係るオートクリア
回路の構成を示すもので、電源間（ＶＤＤと接地間、）
（二例えばＰチャネルＭ（、）Ｓトランジスタ（以）単
にＭＯＳ）ランジスタと称する）１１およびキャパシタ
１２が直列（二接続してなる回路（二対して、ＭＯＳト
ランジスタ１ノにバツクゲ・−トバイアス電圧を印加す
るパックゲートバイアス回ｗＪ（以トゲードパ・イアス
回路と称する）４１が設けしれる。このゲートバイアス
回路４１は、例えは電源間を二ＭＯ８）ランジスタ１１
とばば同様のスレッシュホールド電圧等の電気特性をセ
するＭＯＳトランジスタ４２．を餉え、このＭＯＳ）ク
ンジスタ４２゜のゲートは接地される。さら（二ＩＶＩ
Ｏ８）ランジスタ４２１のソースと上記１ｖｉ ＯＳ
トランジスタ１１のゲートが接続される。ここで、〜１
０Ｓトランジスタ４２１がＰチャネルＭＯＳトランジス
タの場合、Ｐ層のドレインとＮＮ基板間（二電圧ＶＤＤ
が印加されるため、ドレインと語根からなる逆方向ダイ
オード４３を弁して電源電圧ＶＤＤがＩ’ｖｌＯ８）ラ
ンラスタ１ノのゲート（二供給されること（二なる。な
お、ゲートバイアスｊｇｌ路４〕は、必要Ｃ：応じて複
数段のＭＯＳ）ランジスタ４２．〜４２ｎ を並列（二
備え、この前段のＭＯＳ）クンジスタ４２１のゲートと
後段のＭＯＳ）ランジスタのソースが接続され、最後段
のＭＯＳ）ランジスタ４２ｎのゲートが接地される。そ
して、ＭＯＳトランジスタ１１とキャバＶり１２の共通
接続点ａに、例えば波形整杉回路のインバータ１３０入
力端子１４が接続される。このインバータ１３は、例え
は電源間（二ＰチャネルおよびＮチャネルＭＯＳトラン
ジスタ１５．１６が直タリ（二接に洸し℃なり、このＭ
（ＪＳ）フンジスタ１５．１６の共通接続点すに出力端
子１７が接続され、ＭＯＳトランジスタ１５．１６の各
ゲ′−トに共通に入力端子１４が接続される。
る。第４図はこの発明の一実施例（二係るオートクリア
回路の構成を示すもので、電源間（ＶＤＤと接地間、）
（二例えばＰチャネルＭ（、）Ｓトランジスタ（以）単
にＭＯＳ）ランジスタと称する）１１およびキャパシタ
１２が直列（二接続してなる回路（二対して、ＭＯＳト
ランジスタ１ノにバツクゲ・−トバイアス電圧を印加す
るパックゲートバイアス回ｗＪ（以トゲードパ・イアス
回路と称する）４１が設けしれる。このゲートバイアス
回路４１は、例えは電源間を二ＭＯ８）ランジスタ１１
とばば同様のスレッシュホールド電圧等の電気特性をセ
するＭＯＳトランジスタ４２．を餉え、このＭＯＳ）ク
ンジスタ４２゜のゲートは接地される。さら（二ＩＶＩ
Ｏ８）ランジスタ４２１のソースと上記１ｖｉ ＯＳ
トランジスタ１１のゲートが接続される。ここで、〜１
０Ｓトランジスタ４２１がＰチャネルＭＯＳトランジス
タの場合、Ｐ層のドレインとＮＮ基板間（二電圧ＶＤＤ
が印加されるため、ドレインと語根からなる逆方向ダイ
オード４３を弁して電源電圧ＶＤＤがＩ’ｖｌＯ８）ラ
ンラスタ１ノのゲート（二供給されること（二なる。な
お、ゲートバイアスｊｇｌ路４〕は、必要Ｃ：応じて複
数段のＭＯＳ）ランジスタ４２．〜４２ｎ を並列（二
備え、この前段のＭＯＳ）クンジスタ４２１のゲートと
後段のＭＯＳ）ランジスタのソースが接続され、最後段
のＭＯＳ）ランジスタ４２ｎのゲートが接地される。そ
して、ＭＯＳトランジスタ１１とキャバＶり１２の共通
接続点ａに、例えば波形整杉回路のインバータ１３０入
力端子１４が接続される。このインバータ１３は、例え
は電源間（二ＰチャネルおよびＮチャネルＭＯＳトラン
ジスタ１５．１６が直タリ（二接に洸し℃なり、このＭ
（ＪＳ）フンジスタ１５．１６の共通接続点すに出力端
子１７が接続され、ＭＯＳトランジスタ１５．１６の各
ゲ′−トに共通に入力端子１４が接続される。
このように構成されるオートクリア回路（二おいて、第
３図（ニボすよう（二、電源電圧ＶＤＤが投入され、そ
の電圧ＶＤＤがゲートバイアス回路４１のＭＯＳ）ラン
ジスタ４２．のスレッシュボールド電圧ｖｔｈ、２（電
圧ｖｔｈ、、とほば同値）を越えたとき工（第３図のｔ
ｄ、 ）、Ｍ ＯＳ ）ランジスタ４２、はオン状態と
なる。このとき、ＭＯＳトランジスタ１ノは、ゲートバ
イアス回路４ノ（＝よるバンクゲートバイアス効果によ
って、そのグー２二は電圧Ｖｔｂ、□ が印加されてい
る状態であるため、オフ状態である。そして［８電圧Ｖ
ＤＤがほは２Ｖｔｂ、２まで上昇したとき（第３図のｔ
ｄ２）、ＭＯＳトランジスタ１ノがオン状態となり、キ
ャパシタ１２は充電状態となる。したがって、インバー
タ１３の入力端子１４の電圧Ｖａは徐々に上昇し始める
。
３図（ニボすよう（二、電源電圧ＶＤＤが投入され、そ
の電圧ＶＤＤがゲートバイアス回路４１のＭＯＳ）ラン
ジスタ４２．のスレッシュボールド電圧ｖｔｈ、２（電
圧ｖｔｈ、、とほば同値）を越えたとき工（第３図のｔ
ｄ、 ）、Ｍ ＯＳ ）ランジスタ４２、はオン状態と
なる。このとき、ＭＯＳトランジスタ１ノは、ゲートバ
イアス回路４ノ（＝よるバンクゲートバイアス効果によ
って、そのグー２二は電圧Ｖｔｂ、□ が印加されてい
る状態であるため、オフ状態である。そして［８電圧Ｖ
ＤＤがほは２Ｖｔｂ、２まで上昇したとき（第３図のｔ
ｄ２）、ＭＯＳトランジスタ１ノがオン状態となり、キ
ャパシタ１２は充電状態となる。したがって、インバー
タ１３の入力端子１４の電圧Ｖａは徐々に上昇し始める
。
このようにして、電圧ＶＤＤの立ち上がりが遅い場合で
も、ゲートバイアス回路４１のバンクゲートバイアス効
果（二上って、ＭＯＳ）ランラスタ１ノがオン状態にな
る時間をゲートバイアス回路４１のＭＯＳトランジスタ
４２．の電圧ｖｔｈ、、分、すなわち［ｔｄ２ ｔ’
＋Ｊたけ遅らせることができる。したがって、インバー
タ１３０入力電圧である電圧Ｖａの立ち上がり時間も遅
らせることができるため、電源電圧ＶＤＤがインバータ
１３のＭＯＳ）ランジスタ１５の電圧Ｖｔｈ、。
も、ゲートバイアス回路４１のバンクゲートバイアス効
果（二上って、ＭＯＳ）ランラスタ１ノがオン状態にな
る時間をゲートバイアス回路４１のＭＯＳトランジスタ
４２．の電圧ｖｔｈ、、分、すなわち［ｔｄ２ ｔ’
＋Ｊたけ遅らせることができる。したがって、インバー
タ１３０入力電圧である電圧Ｖａの立ち上がり時間も遅
らせることができるため、電源電圧ＶＤＤがインバータ
１３のＭＯＳ）ランジスタ１５の電圧Ｖｔｈ、。
を越えたときは電圧Ｖａは低レベルであり、ＭＯＳトラ
ンジスタ１５はオン状態となる。このＭ（Ｊ８トランジ
スタ１５の動作（ＭＯＳトランジスタ１６はオフ）によ
って、インバータ１７の出力端子１７から「１」である
クリアイ６号ＣＬが確実Ｃ二出力される。そして、電圧
Ｖａ がインバータ１３のＩｇ回路閾値篭電圧 ｔｈｃ
以上（二なると、インバータ１３は反転動作、すなわち
ＭＯＳ）ランジスタ１５はオフ、ＭＯＳトランジスタ１
６はオン状態となり、クリア信号Ｃ１，は解除（ｒＯＪ
）される。なお、ゲートバイアス回路４１のＭＯＳト
ランジスタ４２１〜４２ｎを複数個設けた場合には、遅
れ時間［ｔｄ、〜ｔｄ、）はほぼＭＯＳ）ランジスタ４
２１〜４２ｎの個数である整数倍の電圧Ｖｔｈ、、、分
（ｎ＊Ｖｔｈ、、 ） 、すなわち電源電比ＶＤＤがほ
ぼ「（ｎ十ｉ ） ・Ｖｔｈ４２Ｊ ｌ＝なったとき
ＭＯＳトランジスタ１１がオン状態となる。
ンジスタ１５はオン状態となる。このＭ（Ｊ８トランジ
スタ１５の動作（ＭＯＳトランジスタ１６はオフ）によ
って、インバータ１７の出力端子１７から「１」である
クリアイ６号ＣＬが確実Ｃ二出力される。そして、電圧
Ｖａ がインバータ１３のＩｇ回路閾値篭電圧 ｔｈｃ
以上（二なると、インバータ１３は反転動作、すなわち
ＭＯＳ）ランジスタ１５はオフ、ＭＯＳトランジスタ１
６はオン状態となり、クリア信号Ｃ１，は解除（ｒＯＪ
）される。なお、ゲートバイアス回路４１のＭＯＳト
ランジスタ４２１〜４２ｎを複数個設けた場合には、遅
れ時間［ｔｄ、〜ｔｄ、）はほぼＭＯＳ）ランジスタ４
２１〜４２ｎの個数である整数倍の電圧Ｖｔｈ、、、分
（ｎ＊Ｖｔｈ、、 ） 、すなわち電源電比ＶＤＤがほ
ぼ「（ｎ十ｉ ） ・Ｖｔｈ４２Ｊ ｌ＝なったとき
ＭＯＳトランジスタ１１がオン状態となる。
第５図は、この発明の他の実施例を示すもので、前記第
４図に示したオートクリア回路（二対して、ゲートバイ
アス回路４）の代りにＭＯＳトランジスタ１１のソース
と電諒電圧ＶＤＤ間にダイオード回路５Ｉを設けたもの
である。このタイオード回路５ノは、例えをよ複数個の
グイオ−ド５２．〜５２ ｎが直列に接続してなり、ま
たＭＯＳトランジスタ１ノのゲートは接地される。
４図に示したオートクリア回路（二対して、ゲートバイ
アス回路４）の代りにＭＯＳトランジスタ１１のソース
と電諒電圧ＶＤＤ間にダイオード回路５Ｉを設けたもの
である。このタイオード回路５ノは、例えをよ複数個の
グイオ−ド５２．〜５２ ｎが直列に接続してなり、ま
たＭＯＳトランジスタ１ノのゲートは接地される。
このようなオートクリアｌ！！ｌ路Ｃ二おいて、電の電
圧ＶＤＤが投入されると、電圧ＶＤＤはダイオード回路
５１のタイオード５２．〜５２ｎの個数（＝応じた竜出
分たけ％ ｔＥ 咋下されてＭＯＳ）ランジスタ１１の
ソースに印加される。すなわちダイオード５２１〜５２
ｎの各アノード・カソード間電圧を′電圧Ｖｒとすると
、電源電圧ＶＤＤがＭＯＳトランジスタ１ノの電圧ｖｔ
ｈ１．まで上昇した場合（第３図のｔｄ、）でも、ＩＶ
ＩＯ８）ランラスタ１ノのソースを二はＪＶｔｈ、、−
ｎ＠ＶｐＪの電圧が印加されるため、ＭＯＳ）ランジス
タ１１はオフ状態である。さら（＝、を源電圧ＶＤＤが
上昇して、電圧ＶＤＤがダイオード回路５１０′亀圧降
下分（ｎ・ＶＦ）を含めてＭＯＳ）フンジスタ１１の電
圧ｖｔｈ、、以上（二なったとさく第３図のｔｄ２）、
ＭＯＳ）ランジスタ１１はオン状態となり、キャパシタ
１２は光電状態となる。したがつ又、′電源′亀Ｌｆ：
ＶＤＤか電圧ｖｔｈ、、 を越えた時点で、しかもＭ
ＯＳ）ランジスタ１１がオフ状態のためインバータ１３
０入力電圧である電圧Ｖａが低レベルの場合が生じて、
インバータ１３０Ｍ０Ｓトランジスタ１５はオンとなり
（ＭＯＳ）ランジスタ１６゜はオフ）、インバータ１３
の出力端子１７から「１」であるクリア仏号ＣＬか確実
（二出力される。また、電圧Ｖａがインバータ１３０回
路閾値電圧Ｖｔｈｃ以上になったとき、クリア信９ＣＬ
が解除（ｒＯＪ ） されるのは上記実施例と同様で
ある。
圧ＶＤＤが投入されると、電圧ＶＤＤはダイオード回路
５１のタイオード５２．〜５２ｎの個数（＝応じた竜出
分たけ％ ｔＥ 咋下されてＭＯＳ）ランジスタ１１の
ソースに印加される。すなわちダイオード５２１〜５２
ｎの各アノード・カソード間電圧を′電圧Ｖｒとすると
、電源電圧ＶＤＤがＭＯＳトランジスタ１ノの電圧ｖｔ
ｈ１．まで上昇した場合（第３図のｔｄ、）でも、ＩＶ
ＩＯ８）ランラスタ１ノのソースを二はＪＶｔｈ、、−
ｎ＠ＶｐＪの電圧が印加されるため、ＭＯＳ）ランジス
タ１１はオフ状態である。さら（＝、を源電圧ＶＤＤが
上昇して、電圧ＶＤＤがダイオード回路５１０′亀圧降
下分（ｎ・ＶＦ）を含めてＭＯＳ）フンジスタ１１の電
圧ｖｔｈ、、以上（二なったとさく第３図のｔｄ２）、
ＭＯＳ）ランジスタ１１はオン状態となり、キャパシタ
１２は光電状態となる。したがつ又、′電源′亀Ｌｆ：
ＶＤＤか電圧ｖｔｈ、、 を越えた時点で、しかもＭ
ＯＳ）ランジスタ１１がオフ状態のためインバータ１３
０入力電圧である電圧Ｖａが低レベルの場合が生じて、
インバータ１３０Ｍ０Ｓトランジスタ１５はオンとなり
（ＭＯＳ）ランジスタ１６゜はオフ）、インバータ１３
の出力端子１７から「１」であるクリア仏号ＣＬか確実
（二出力される。また、電圧Ｖａがインバータ１３０回
路閾値電圧Ｖｔｈｃ以上になったとき、クリア信９ＣＬ
が解除（ｒＯＪ ） されるのは上記実施例と同様で
ある。
この発明のさら（二他の実施例として、前記第１図（二
示すオートクリア回路において、ＭＯＳトランジスタ１
〕およびインバータ１３０ＭＯ８トランジスタ１５の各
スレンシュホールド電圧Ｖｔｈ、、 、Ｖｔｈ、Ｉｌヲ
［ｌ Ｖｔｈｌ、 ｌ＞ Ｉ ｖｔｈ、、 Ｈ）如＜
Ｎｕする場合を示す。すなわち、集積回路であるオート
クリア回路を製造する際、ＭＯＳトランジスタ１１．１
５の谷スレンシュホールド電圧Ｖｌ）ＩＩＩ−Ｖｔｈｌ
５ ヲＭＯＳ トランＱス９１１ 、 Ｊ ５のチャ
ネル幅およびチャネルの濃度を調雁する等の公知の製造
方法ζ二よって電圧ｌ Ｖｔｈｕ ｌが電圧ｌ ｖｔｈ
ｌ、 ｌよりも大きくなる如く設定する。したがって、
このようなオートクリア回路であれは、ｔ＝電圧ＶＤＤ
が投入されると、電圧ＶＤＤが徐々（二上昇してほは電
圧ｖｔｈ、、 まで上昇した場合、ＭＯＳ）ランジス
タ１１の電圧Ｖｔｈ、、より低レベルであるからＭＯＳ
トランジスタ１１はオフ状態である０このとき、インバ
ータ１３の入力電圧である電圧Ｖａ は低レベルであ
り、しかもＭＯＳトランジスタ１５Ｃ二はほぼ電圧Ｖｔ
ｉ、。
示すオートクリア回路において、ＭＯＳトランジスタ１
〕およびインバータ１３０ＭＯ８トランジスタ１５の各
スレンシュホールド電圧Ｖｔｈ、、 、Ｖｔｈ、Ｉｌヲ
［ｌ Ｖｔｈｌ、 ｌ＞ Ｉ ｖｔｈ、、 Ｈ）如＜
Ｎｕする場合を示す。すなわち、集積回路であるオート
クリア回路を製造する際、ＭＯＳトランジスタ１１．１
５の谷スレンシュホールド電圧Ｖｌ）ＩＩＩ−Ｖｔｈｌ
５ ヲＭＯＳ トランＱス９１１ 、 Ｊ ５のチャ
ネル幅およびチャネルの濃度を調雁する等の公知の製造
方法ζ二よって電圧ｌ Ｖｔｈｕ ｌが電圧ｌ ｖｔｈ
ｌ、 ｌよりも大きくなる如く設定する。したがって、
このようなオートクリア回路であれは、ｔ＝電圧ＶＤＤ
が投入されると、電圧ＶＤＤが徐々（二上昇してほは電
圧ｖｔｈ、、 まで上昇した場合、ＭＯＳ）ランジス
タ１１の電圧Ｖｔｈ、、より低レベルであるからＭＯＳ
トランジスタ１１はオフ状態である０このとき、インバ
ータ１３の入力電圧である電圧Ｖａ は低レベルであ
り、しかもＭＯＳトランジスタ１５Ｃ二はほぼ電圧Ｖｔ
ｉ、。
である電圧ＶＤＤが印加されるため、ＭＯＳトランジス
タ１５はオン状態となる。したがって、インバータ１３
の出力端子１７からは「１」であるクリア信号ｃｔ、ｆ
Ｊｉ出力される。また、クリア信号ＣＬの解除ＣｒＯＪ
）は上記実施例と同様である。
タ１５はオン状態となる。したがって、インバータ１３
の出力端子１７からは「１」であるクリア信号ｃｔ、ｆ
Ｊｉ出力される。また、クリア信号ＣＬの解除ＣｒＯＪ
）は上記実施例と同様である。
なお、上記実施例（二おいてＭＯＳトランジスタｌ １
、１５ 、４２．〜４２ｎがＰチャネ／ｌ／ ＩＶＩ
ＯＳトランジスタの場合（二ついて述べたが、もちろ
んＮチャネルＭ（Ｊ８トランジスタの場合でも同様の効
来を得ることができる。
、１５ 、４２．〜４２ｎがＰチャネ／ｌ／ ＩＶＩ
ＯＳトランジスタの場合（二ついて述べたが、もちろ
んＮチャネルＭ（Ｊ８トランジスタの場合でも同様の効
来を得ることができる。
以上詳述したようにこの発明（−よれば、電源奄７圧の
立ち上がり期間を利用してクリア信号を出力する［！ｌ
！ＩＮじおい℃、電源電圧の立ち上がり時間が遅い場合
でも、インバータ等のＭＯＳトランジスタを確実＋：ｍ
作させてクリア信号を出力できる。したがって、このク
リア信号を使用して、デジタル回路のイニシャルリセッ
トを安定（工性なうことができるものである。
立ち上がり期間を利用してクリア信号を出力する［！ｌ
！ＩＮじおい℃、電源電圧の立ち上がり時間が遅い場合
でも、インバータ等のＭＯＳトランジスタを確実＋：ｍ
作させてクリア信号を出力できる。したがって、このク
リア信号を使用して、デジタル回路のイニシャルリセッ
トを安定（工性なうことができるものである。
第１図は従来のオートクリア回路の構成図、第２図およ
び第３図はその動作を説明する図、第４図はこの発明の
一実施例に係るオートクリア回路の構成図、第５図はこ
の発明の他の実施例（＝係るオートクリア回路の構成図
である。 １１．１５，４２Ｉ〜４２ｎ・・ ＰチャネルＭＯ８ト
ランジスタ、１２・・・キャパシタ、１６・・・Ｎチャ
ネルＭＯＳトランジスタ、５２．〜５２ｎ ・・・ダ
イオード。 出願人代理人 弁理士 鈴 江 武 彦第１図 第４図 第２図 第３図 第５図
び第３図はその動作を説明する図、第４図はこの発明の
一実施例に係るオートクリア回路の構成図、第５図はこ
の発明の他の実施例（＝係るオートクリア回路の構成図
である。 １１．１５，４２Ｉ〜４２ｎ・・ ＰチャネルＭＯ８ト
ランジスタ、１２・・・キャパシタ、１６・・・Ｎチャ
ネルＭＯＳトランジスタ、５２．〜５２ｎ ・・・ダ
イオード。 出願人代理人 弁理士 鈴 江 武 彦第１図 第４図 第２図 第３図 第５図
Claims (3)
- （１）電源間に１１列に接続されて設けられる第１、。 のＭＯＳ）ランジスタおよびキャパシタと、このキャパ
シタの両端子間の電圧が入力信号として供給され、上記
ｉｔｓが供給される少なくとも１個の第２のＭＯＳ）ラ
ンジスタからなる１ｇｌ路の動作（二応じてクリア信号
を出方する手段と、上記第１のＭＯＳ）ランジスタのゲ
ートにパックゲートバイアス電圧を印加する少なくとも
１個の第３のＭＯＳ）ランジスタからなり、上記電源の
供給に応じて動作するバックゲートバイアス回路とを具
備してなることを特徴とするオートクリア回路。 - （２） 電源間（二面列Ｃ二接続されて設けられる第
１のＭＯＳ）ランジスタおよびキャパシタと、このキャ
パシタの両端子間の電圧が入力信号として供給され、上
記電源が供給される少なくとも１個の第２のＭＯＳ）ラ
ンジスタからなる回路の動作に応じてクリア信号を出力
する手段と、上記第１のＭＯＳ）ランジスタと電源の間
（二直列（二接続して設けられる少なくとも１個のダイ
オードとを具備してなることを特徴とするオートクリア
回路。 - （３）電源間Ｃ二直列に接続されて設けられる第１のＭ
ＯＳ）ランジスタおよびキャパシタと、このキャパシタ
の両端子間の電圧が入力信号として供給され、上記電源
が供給される少なくとも１個の第２のＭＯＳ）ランジス
タからなる回路の動作に応じてクリア信号を出力する手
段とを具備し、上記第１のＭＯＳ）ランジスタのスレン
シュホールド霜；圧が第２のＭＯＳ）ランジスタのスレ
ッシュホールド電圧よりも高くなる如く設定することを
特徴とするオートクリア回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56168176A JPS5870334A (ja) | 1981-10-21 | 1981-10-21 | オ−トクリア回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56168176A JPS5870334A (ja) | 1981-10-21 | 1981-10-21 | オ−トクリア回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5870334A true JPS5870334A (ja) | 1983-04-26 |
Family
ID=15863197
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56168176A Pending JPS5870334A (ja) | 1981-10-21 | 1981-10-21 | オ−トクリア回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5870334A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6273634U (ja) * | 1985-10-29 | 1987-05-12 | ||
| JPS62234418A (ja) * | 1986-03-14 | 1987-10-14 | ウエスタン、デジタル、コ−ポレ−シヨン | パワ−アツプリセツト回路 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5518381A (en) * | 1978-07-28 | 1980-02-08 | Minami Kogyo Kk | Polisher for chain saw blade |
-
1981
- 1981-10-21 JP JP56168176A patent/JPS5870334A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5518381A (en) * | 1978-07-28 | 1980-02-08 | Minami Kogyo Kk | Polisher for chain saw blade |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6273634U (ja) * | 1985-10-29 | 1987-05-12 | ||
| JPS62234418A (ja) * | 1986-03-14 | 1987-10-14 | ウエスタン、デジタル、コ−ポレ−シヨン | パワ−アツプリセツト回路 |
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