JPS5861672A - 絶縁ゲ−ト型電界効果半導体集積回路装置およびその製造方法 - Google Patents
絶縁ゲ−ト型電界効果半導体集積回路装置およびその製造方法Info
- Publication number
- JPS5861672A JPS5861672A JP56161190A JP16119081A JPS5861672A JP S5861672 A JPS5861672 A JP S5861672A JP 56161190 A JP56161190 A JP 56161190A JP 16119081 A JP16119081 A JP 16119081A JP S5861672 A JPS5861672 A JP S5861672A
- Authority
- JP
- Japan
- Prior art keywords
- integrated circuit
- circuit device
- insulated gate
- field effect
- insulating film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は絶縁ゲート型電界効果半導体集積回路装置およ
びその製造方法に係汎特に微細化パターンに適した構造
の絶縁ゲート型電界効果半導体集積回路装置およびその
製造方法に関するものでめる。
びその製造方法に係汎特に微細化パターンに適した構造
の絶縁ゲート型電界効果半導体集積回路装置およびその
製造方法に関するものでめる。
近年、半導体集積回路装置のチップ当りの機能は年々増
しておシ、これは微細パターン形成技術の進歩に負うと
ころが大きい、絶縁ゲート型電界効果半導体集積回路装
置（以下、ＭＯ８型集棟回路装置と称す）Ｋ於ても、例
えばＭＯ８ダイナミックメモリは現在３μｍルールのパ
ターン形成による６４にビットメモリが量産されておシ
、１．５〜２μｍルールの２５６にビットメモリが開発
されククある。今後更に１Ｍビットあるいはそれ以上の
多ビ、トメモリが要求され、更に微細化が進むものと考
えられる。しかしながらパターンの微細化にともない種
々の問題が生じる。
しておシ、これは微細パターン形成技術の進歩に負うと
ころが大きい、絶縁ゲート型電界効果半導体集積回路装
置（以下、ＭＯ８型集棟回路装置と称す）Ｋ於ても、例
えばＭＯ８ダイナミックメモリは現在３μｍルールのパ
ターン形成による６４にビットメモリが量産されておシ
、１．５〜２μｍルールの２５６にビットメモリが開発
されククある。今後更に１Ｍビットあるいはそれ以上の
多ビ、トメモリが要求され、更に微細化が進むものと考
えられる。しかしながらパターンの微細化にともない種
々の問題が生じる。
いま［１図に示すように一導亀型の半導体基板１上に幅
ＷＯをもって形成されたスリットｆ有する絶縁被膜２ｔ
−拡散マスクとして、高Ｉ１１度の反対導電型不純物を
熱拡散あるいは通常のイオン注入法により導入して、拡
散領域３を形成したとする。
ＷＯをもって形成されたスリットｆ有する絶縁被膜２ｔ
−拡散マスクとして、高Ｉ１１度の反対導電型不純物を
熱拡散あるいは通常のイオン注入法により導入して、拡
散領域３を形成したとする。
このとき不純物拡散領域の幅Ｗは、スリット＃１１ＷＯ
に不純物が基板表面と平行に拡散した距離を加えたもの
となる１通常、平行方向の拡散距離は垂直方向の拡散深
さＸｊの０．７〜０．８倍とされている。
に不純物が基板表面と平行に拡散した距離を加えたもの
となる１通常、平行方向の拡散距離は垂直方向の拡散深
さＸｊの０．７〜０．８倍とされている。
したがり℃１形成された不純物拡散領域の拡散探さＸ５
は、七の幅Ｗよシも小としかなり得ない。
は、七の幅Ｗよシも小としかなり得ない。
すなわち、不純物拡散によシ高導電領域を形成しようと
するとき、パターンの微細化めるいは基板表面と平行方
行の拡散距離の細小化により高密度化を計ろうとすると
高導電領域の抵抗値は大となル１回路ａ能上不都合が生
じる。
するとき、パターンの微細化めるいは基板表面と平行方
行の拡散距離の細小化により高密度化を計ろうとすると
高導電領域の抵抗値は大となル１回路ａ能上不都合が生
じる。
本発明の目的は、不純物拡散領域の寸法幅をバターニン
グ限界まで小さくできるようにしたＭＯ８型集積回路装
置およびその製造方法を提供することにある。
グ限界まで小さくできるようにしたＭＯ８型集積回路装
置およびその製造方法を提供することにある。
本発明のＭＯ８型集積回路装置の％徴は、−導電型を有
する半導体基板の一生表面に並置して設けられた反対導
電型のソース・ドレイン領域と、これらのソース・ドレ
イン領域間の基板表面上に絶縁Ｍｆ：介して設けられた
ゲート電極とから成るＭＯ８Ｗトランジスタを含み、か
つこれらのソースやドレイン領域から連続して伸びた反
対導電型不純物拡散領域を含むＭＯ８型集積回路装置に
於て。
する半導体基板の一生表面に並置して設けられた反対導
電型のソース・ドレイン領域と、これらのソース・ドレ
イン領域間の基板表面上に絶縁Ｍｆ：介して設けられた
ゲート電極とから成るＭＯ８Ｗトランジスタを含み、か
つこれらのソースやドレイン領域から連続して伸びた反
対導電型不純物拡散領域を含むＭＯ８型集積回路装置に
於て。
その反対導電型不純物拡散領域の基板表面からの深さが
、幅よシも大きく形成されていることにある。そして、
この半導体基板の一生表面は、その面指数が＜１１０）
または＜１１１＞であることが望ましい。
、幅よシも大きく形成されていることにある。そして、
この半導体基板の一生表面は、その面指数が＜１１０）
または＜１１１＞であることが望ましい。
さらに本発明の他の特徴は、−導電型半導体基板の面指
数が＜１１０＞または＜１１１）の−主表面に選択的に
第１の絶縁膜を形成する工程と、この第１の絶縁膜が形
成されない領域に第１の絶縁膜より薄い第２の絶縁膜を
選択的に形成する工程と。
数が＜１１０＞または＜１１１）の−主表面に選択的に
第１の絶縁膜を形成する工程と、この第１の絶縁膜が形
成されない領域に第１の絶縁膜より薄い第２の絶縁膜を
選択的に形成する工程と。
しかる後にこの半導体基板の一生表面に対して垂直にイ
オン注入を行なう工程とを含むＭＯ８型集積回路の製造
方法にある。
オン注入を行なう工程とを含むＭＯ８型集積回路の製造
方法にある。
本発明のＭＯ８型集積回路装置に於ては、不純物拡散領
域の拡散深さが、その幅よりも大となるよう形成されて
いるので、その幅をバターニング限界程度まで微細化し
ても抵抗値に不都合な増大が生じるようなことは無込。
域の拡散深さが、その幅よりも大となるよう形成されて
いるので、その幅をバターニング限界程度まで微細化し
ても抵抗値に不都合な増大が生じるようなことは無込。
つぎに本発明の実施例について説明する。
藁２図に示すように１面指数＜１１０※Ｐ型シリコン基
板１１の一生表面に通常の陥部酸化法により二酸化シリ
コン１２を被着してフィールド絶縁層とする。二酸化シ
リコン１２の下にはボμンイオンが拡散されて、チャン
ネルストッパ１３が形成されている。また、多結晶シリ
コンから収るケート電極１５が二ば化シリコンかう成る
ゲート絶縁膜１４ｔ−介して被着形成される。つぎに、
ゲート電極の多結晶シリコンの端部近傍の基板表面に二
酸化シリコン膜１６を被着する。これは、第２図に示す
基板を熱板化した後に、フォトエツチング法により選択
的に二酸化シリーン膜１６を残すことにより形成される
。つぎに、打込エネルギー１５０ Ｋｅ Ｖ％打込角度
０°にてＩ Ｘ １０”／ａｌ ｏドーズｔのヒ累イオ
ンｔイオン注入し、更に不純物活性化のために９５０℃
で２０分間熱処理を施す。
板１１の一生表面に通常の陥部酸化法により二酸化シリ
コン１２を被着してフィールド絶縁層とする。二酸化シ
リコン１２の下にはボμンイオンが拡散されて、チャン
ネルストッパ１３が形成されている。また、多結晶シリ
コンから収るケート電極１５が二ば化シリコンかう成る
ゲート絶縁膜１４ｔ−介して被着形成される。つぎに、
ゲート電極の多結晶シリコンの端部近傍の基板表面に二
酸化シリコン膜１６を被着する。これは、第２図に示す
基板を熱板化した後に、フォトエツチング法により選択
的に二酸化シリーン膜１６を残すことにより形成される
。つぎに、打込エネルギー１５０ Ｋｅ Ｖ％打込角度
０°にてＩ Ｘ １０”／ａｌ ｏドーズｔのヒ累イオ
ンｔイオン注入し、更に不純物活性化のために９５０℃
で２０分間熱処理を施す。
シリコン基板の面１′に数が＜１１０＞であり、打込角
度を楕匿良く０とすれは二酸化シリコン１６で稜われて
いない領域の基板内部へヒ素イオンはチャネリング注入
されて拡散深さ３μｍ程度のｔ領域ｌ７および１８が形
成される。このとき二酸化シリコン１４の被着されたゲ
ート電極１５の近傍ではチャネリング効釆が二酸化シリ
コン１４で打消されるために拡散深さ０．２μＷ＆程度
のソース・ドレイン領域１９が形成される。チャネリン
グ現像は面指数＜１１０＞および＜１１１＞の場合に特
に履着にあられれる現象であシ、これらの結晶表面を垂
直に見た時の原子位置が間隙の多い配列となっているた
めに起こる拡散領域１７および１８はＭＯＳトランジス
タ等の素子間を接続するために設けられるものであり、
抵抗はできるだけ小さい方が望ましい、最後に第４図に
示すように層間絶縁膜２０ｆ：気相成長法により被着し
、更に不純物拡散領域上の必要な個所にコンタクト開孔
２１を設け、金属配線層２２を設ける。また金属配線２
１上に保饅絶縁膜を設けるが第４図では省略しである。
度を楕匿良く０とすれは二酸化シリコン１６で稜われて
いない領域の基板内部へヒ素イオンはチャネリング注入
されて拡散深さ３μｍ程度のｔ領域ｌ７および１８が形
成される。このとき二酸化シリコン１４の被着されたゲ
ート電極１５の近傍ではチャネリング効釆が二酸化シリ
コン１４で打消されるために拡散深さ０．２μＷ＆程度
のソース・ドレイン領域１９が形成される。チャネリン
グ現像は面指数＜１１０＞および＜１１１＞の場合に特
に履着にあられれる現象であシ、これらの結晶表面を垂
直に見た時の原子位置が間隙の多い配列となっているた
めに起こる拡散領域１７および１８はＭＯＳトランジス
タ等の素子間を接続するために設けられるものであり、
抵抗はできるだけ小さい方が望ましい、最後に第４図に
示すように層間絶縁膜２０ｆ：気相成長法により被着し
、更に不純物拡散領域上の必要な個所にコンタクト開孔
２１を設け、金属配線層２２を設ける。また金属配線２
１上に保饅絶縁膜を設けるが第４図では省略しである。
このようにして製作されるＭＯ８型集積回路装置に於て
は不純物拡散領域１８の拡散深さは比較的低エネルギー
の打込みエネルギーで深く形成され得る。そのために拡
散領域１７および１８を形成する際の拡散窓の寸法が極
限にまで小さくなっても拡散深さを深くすることによっ
て拡散導伝領域の単位長当〕の抵抗値が増大することの
無いようにすることが原理的には可能となる。
は不純物拡散領域１８の拡散深さは比較的低エネルギー
の打込みエネルギーで深く形成され得る。そのために拡
散領域１７および１８を形成する際の拡散窓の寸法が極
限にまで小さくなっても拡散深さを深くすることによっ
て拡散導伝領域の単位長当〕の抵抗値が増大することの
無いようにすることが原理的には可能となる。
またこのようにして形成された拡散領域１７および１８
の基板に対する接合容量は不純物濃度の高いチャンネル
ストッパ領域１３との接合部分が多くの割合管占め、深
い部分の低凝匿領域での接合部分での容量値は極めて少
い、従って拡散深さを採＜シても接合容量の増加は通常
無視できる程度と考えて良い、このことは拡散領域１７
および１８ｔ−通しての信号伝達スピードは単位長当り
の抵抗値と容量値との横に反比例することを考慮すれば
、微細化した構造の集積回路装置の演算スピードの高速
化の観点から極めて有効である。
の基板に対する接合容量は不純物濃度の高いチャンネル
ストッパ領域１３との接合部分が多くの割合管占め、深
い部分の低凝匿領域での接合部分での容量値は極めて少
い、従って拡散深さを採＜シても接合容量の増加は通常
無視できる程度と考えて良い、このことは拡散領域１７
および１８ｔ−通しての信号伝達スピードは単位長当り
の抵抗値と容量値との横に反比例することを考慮すれば
、微細化した構造の集積回路装置の演算スピードの高速
化の観点から極めて有効である。
第１図ね従来の集積回路装置を説明するための図、第２
図乃至第４図は本発明の詳細な説明するための図をそれ
ぞれ示す。 なお図中、１は一導伝型の半導体基板、２は絶縁被層、
３は拡散領域、１１はＰ型シリコン基板。 １２は二酸化シリコン、１３はチャンネルストッパ、１
４はゲート絶縁層、１５はゲート電極、１６は二酸化シ
リコン膜、１７および１８はＮ拡散領域、１９はソース
・ドレイン領域、２０は層間絶縁膜、２１はコンタクト
開孔、２２は金属配線層をそれぞれ示す。 Ｗ−Ｗｏ士２ Ａ Ｘ／ に＝θ、７んθ、３ 第 １ 図
図乃至第４図は本発明の詳細な説明するための図をそれ
ぞれ示す。 なお図中、１は一導伝型の半導体基板、２は絶縁被層、
３は拡散領域、１１はＰ型シリコン基板。 １２は二酸化シリコン、１３はチャンネルストッパ、１
４はゲート絶縁層、１５はゲート電極、１６は二酸化シ
リコン膜、１７および１８はＮ拡散領域、１９はソース
・ドレイン領域、２０は層間絶縁膜、２１はコンタクト
開孔、２２は金属配線層をそれぞれ示す。 Ｗ−Ｗｏ士２ Ａ Ｘ／ に＝θ、７んθ、３ 第 １ 図
Claims (1)
- 【特許請求の範囲】 α）−導電型を有する半導体基板の一生表面に並置して
設けられた反対導電型のソース・ドレイン領域と、該ソ
ース・ドレイン領域間の基板表面上に絶縁膜を介して設
けられたゲート電極とから成る絶縁ゲート溢電界効果ト
ランジスタ管含み、かつ前記ソース・ドレイン領域から
連続して伸びた反対導電型不純物拡散領域管含む絶縁ゲ
ート型電界効果半導体集積回路装置に於いて、前記反対
導電型不純物拡散領域の基板表面からの拡散深さが、−
よりも大きく形成されていること全特徴とする絶縁ゲー
トｆｉ電界効果半導体集積回路装置。 （２）前記−導電型を有する半導体基板の一生表面の面
指数が＜１１０）であることｔ＊＊とする特許請求の範
囲第α）項記載の絶縁ゲート型電界効果中溝体集槓回路
装置。 （３）的紀−導電型を有する半導体基板の一生表面の面
指数が（１１１）であることｔ％歓とする特許請求の範
囲第ａ）項記載の絶縁ゲート型電界効果半導体集槓回路
装置。 Ｑ）−導電製半導体基板の面指数が＜１１０）または＜
１１１）の−主表面に選択的に第ｌの絶縁膜管形成する
工程と、該第１の絶縁膜が形成されない領域に前記第１
の絶縁膜よシ薄い第２の絶縁膜を選択的に形成する工程
と、しかる後に繭記−主表面に対して垂直にイオン柱入
を行なう工程と會含むことを％黴とする絶縁ゲート型電
界効果半導体集積回路装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56161190A JPS5861672A (ja) | 1981-10-09 | 1981-10-09 | 絶縁ゲ−ト型電界効果半導体集積回路装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56161190A JPS5861672A (ja) | 1981-10-09 | 1981-10-09 | 絶縁ゲ−ト型電界効果半導体集積回路装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5861672A true JPS5861672A (ja) | 1983-04-12 |
Family
ID=15730293
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56161190A Pending JPS5861672A (ja) | 1981-10-09 | 1981-10-09 | 絶縁ゲ−ト型電界効果半導体集積回路装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5861672A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62274779A (ja) * | 1986-05-23 | 1987-11-28 | Nec Corp | 半導体集積回路装置 |
| US5854112A (en) * | 1993-03-30 | 1998-12-29 | Siemens Aktiengesellschaft | Transistor isolation process |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4842688A (ja) * | 1971-09-27 | 1973-06-21 |
-
1981
- 1981-10-09 JP JP56161190A patent/JPS5861672A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4842688A (ja) * | 1971-09-27 | 1973-06-21 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62274779A (ja) * | 1986-05-23 | 1987-11-28 | Nec Corp | 半導体集積回路装置 |
| US5854112A (en) * | 1993-03-30 | 1998-12-29 | Siemens Aktiengesellschaft | Transistor isolation process |
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