JPS5856199B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPS5856199B2 JPS5856199B2 JP55133560A JP13356080A JPS5856199B2 JP S5856199 B2 JPS5856199 B2 JP S5856199B2 JP 55133560 A JP55133560 A JP 55133560A JP 13356080 A JP13356080 A JP 13356080A JP S5856199 B2 JPS5856199 B2 JP S5856199B2
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- G11C17/10—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements in which contents are determined during manufacturing by a predetermined arrangement of coupling elements, e.g. mask-programmable ROM
- G11C17/12—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements in which contents are determined during manufacturing by a predetermined arrangement of coupling elements, e.g. mask-programmable ROM using field-effect devices
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
- H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
- H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
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- G11C2211/563—Multilevel memory reading aspects
- G11C2211/5634—Reference cells
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- Computer Hardware Design (AREA)
- Read Only Memory (AREA)
- Static Random-Access Memory (AREA)
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】
この発明はチップサイズの縮少化を計った情報読出し専
用の半導体記憶装置に関する。
用の半導体記憶装置に関する。
従来、一般的な情報読出し専用半導体記憶装置いわゆる
ＲＯＭでは、一つのメモリセルを一つのトランジスタに
−よって構成している。
ＲＯＭでは、一つのメモリセルを一つのトランジスタに
−よって構成している。
そして各メモリセルのデータを予め設定するには、その
トランジスタのしきい電圧（Ｖｔｈ ）として高レベル
のいずれか一方を選択するか、あるいはメモリセルとな
るトランジスタのドレインを列線に接続するか否かによ
って行なっている。
トランジスタのしきい電圧（Ｖｔｈ ）として高レベル
のいずれか一方を選択するか、あるいはメモリセルとな
るトランジスタのドレインを列線に接続するか否かによ
って行なっている。
上記ｖｔｈのレベルの高低によってデータを設定した場
合、そのデータを読み出すには、各メモリセル用のトラ
ンジスタのゲートが接続されている行線に所定電位を与
えればよい。
合、そのデータを読み出すには、各メモリセル用のトラ
ンジスタのゲートが接続されている行線に所定電位を与
えればよい。
このときＶｔｈの高いトランジスタはオフし、Ｖｔｈの
低いトランジスタはオンするため、これにより１１１あ
るいは１０１のデータが読み出される。
低いトランジスタはオンするため、これにより１１１あ
るいは１０１のデータが読み出される。
一方、トランジスタのドレインを列線に接続するか否か
によってデータを設定した場合、そのデータを読み出す
には、上記と同様に行線に所定電位を与えればよい。
によってデータを設定した場合、そのデータを読み出す
には、上記と同様に行線に所定電位を与えればよい。
すなわち行線に所定電位を与えると、トランジスタは、
導通し、ドレインが列線に接続されていれば、このメモ
リセル用トランジスタを通して列線は放電され、またド
レインが列線に接続されていなければ、メモリセル用ト
ランジスタが導通しても列線は放電されない。
導通し、ドレインが列線に接続されていれば、このメモ
リセル用トランジスタを通して列線は放電され、またド
レインが列線に接続されていなければ、メモリセル用ト
ランジスタが導通しても列線は放電されない。
この様にメモリセル用トランジスタのドレインが列線に
接続されているか否かにより、列線は放電状態にあるか
否かの二つの電位を持ちこれにより”１１１あるいはＩ
ｔ ＯＩＩのデータが読み出される。
接続されているか否かにより、列線は放電状態にあるか
否かの二つの電位を持ちこれにより”１１１あるいはＩ
ｔ ＯＩＩのデータが読み出される。
このように上記いずれの方法によってデータを設定して
も、一つのメモリセルには１ビット分のデータしか記憶
させることができないために、従来では記憶容量を増加
させようとするとこれに伴ってチップサイズが大型化し
てしまうという欠点があった。
も、一つのメモリセルには１ビット分のデータしか記憶
させることができないために、従来では記憶容量を増加
させようとするとこれに伴ってチップサイズが大型化し
てしまうという欠点があった。
この発明は上記のような事情を考慮してなされたもので
あり、その目的とするところは、一つのメモリセルに２
ビット分のデータを記憶させることによって、チップサ
イズの縮少化が実現できる半導体記憶装置を提供するこ
とにある。
あり、その目的とするところは、一つのメモリセルに２
ビット分のデータを記憶させることによって、チップサ
イズの縮少化が実現できる半導体記憶装置を提供するこ
とにある。
′以下図面を参照してこの発明の一実施例を説明する。
第１図において１は列アドレス信号ａＱ。ａｏ ７ ａ
ｌ ｊ ａｌ ・・・をデコードする列デコーダ、２．
２．・・・２は列デコーダ１のデコード出力により駆動
される列選択用の絶縁ゲート電界効果（以下ＭＯ８と略
称する）トランジスタ、３，３．・・・３は列線、４は
最下位ビットの信号Ａ。
ｌ ｊ ａｌ ・・・をデコードする列デコーダ、２．
２．・・・２は列デコーダ１のデコード出力により駆動
される列選択用の絶縁ゲート電界効果（以下ＭＯ８と略
称する）トランジスタ、３，３．・・・３は列線、４は
最下位ビットの信号Ａ。
、Ａｏを除く行アドレス信号Ａ１．Ａｔ 、Ａ２ 、Ａ
２・・・をデコードする行デコーダ、５，５．・・・５
は行線、６，６゜・・・６は各行線５によって選択的に
駆動されるメモリセルとなるＭＯＳトランジスタ、７は
上記各列線３を充電するための負荷用のＭＯＳトランジ
スタ、Ｓは列選択用のＭＯＳトランジスタ２の共通接続
点であり、上記トランジスタ２，６としてＮチャンネル
のエンハンスメント型のものか、またトランジスタ７と
してＮチャンネルのデプレッション型のものがそれぞれ
用いられる。
２・・・をデコードする行デコーダ、５，５．・・・５
は行線、６，６゜・・・６は各行線５によって選択的に
駆動されるメモリセルとなるＭＯＳトランジスタ、７は
上記各列線３を充電するための負荷用のＭＯＳトランジ
スタ、Ｓは列選択用のＭＯＳトランジスタ２の共通接続
点であり、上記トランジスタ２，６としてＮチャンネル
のエンハンスメント型のものか、またトランジスタ７と
してＮチャンネルのデプレッション型のものがそれぞれ
用いられる。
また上記メモリセルとなる各トランジスタ６のしきい電
圧ｖｔｈは、そこに記憶すべき２ビット分のデータＤ。
圧ｖｔｈは、そこに記憶すべき２ビット分のデータＤ。
、Ｄｌに応じてたとえば下記のＩ表に示すようニｖｔｈ
１〜■ｔｈ４（ｖｔｈ１〈ｖｔｈ２＜ｖｔｈ３＜ｖｔｈ
、の４種類のしきい電圧のうちの一つに予め設定される
。
１〜■ｔｈ４（ｖｔｈ１〈ｖｔｈ２＜ｖｔｈ３＜ｖｔｈ
、の４種類のしきい電圧のうちの一つに予め設定される
。
モリセルに記憶されたデータを出力するための回路の構
成を示すものである。
成を示すものである。
図において端子１１は前記列選択用のトランジスタ２の
共通接続点Ｓに接続される。
共通接続点Ｓに接続される。
ｌはそのしきい電ＥＥＶ ｔ ｈが前記４種類のうちの
一つｖｔｈ１に設定され、そのゲートに電源電圧＋Ｅが
与えられていて常にオン状態にあるメモリセル６と同等
のエンハンスメント型ＭＯＳトランジスタ１５、前記列
選択用のＭＯＳトランジスタ２と同じ寸法に設定され、
そのゲートに＋Ｅが与えられて常にオン状態にあるエン
ハンスメント型ＭＯＳトランジスタ１６および前記負荷
用のＭＯＳトランジスタ７と同じ寸法に設定されたデプ
レッション型ＭＯＳトランジスタ１７からなり、前記列
線３がｖｔｈ１なるしきい電圧を持つメモリセル用のト
ランジスタ６を介して放電され、その放電が完了した時
の列線３の電位に等しい電位ｖ１を発生する電位発生回
路である。
一つｖｔｈ１に設定され、そのゲートに電源電圧＋Ｅが
与えられていて常にオン状態にあるメモリセル６と同等
のエンハンスメント型ＭＯＳトランジスタ１５、前記列
選択用のＭＯＳトランジスタ２と同じ寸法に設定され、
そのゲートに＋Ｅが与えられて常にオン状態にあるエン
ハンスメント型ＭＯＳトランジスタ１６および前記負荷
用のＭＯＳトランジスタ７と同じ寸法に設定されたデプ
レッション型ＭＯＳトランジスタ１７からなり、前記列
線３がｖｔｈ１なるしきい電圧を持つメモリセル用のト
ランジスタ６を介して放電され、その放電が完了した時
の列線３の電位に等しい電位ｖ１を発生する電位発生回
路である。
１３．１４は上記電位発生回路１２と同様に、前記列線
３がｖｔｈ２あるいはｖｔｈ３なるしきい電圧を持つメ
モリセル用のトランジスタ６を介してそれぞれ放電され
、その放電が完了した時の列線３の電位に等しい電位■
２．■３それぞれを発生する電位発生回路であり、この
一方の電位発生回路１３では前記ＭＯＳトランジスタ１
５の代りにそのしきい電圧がｖｔｈ２に設定されている
エンハンスメント型ＭＯＳトランジスタ１８が用いられ
、また他方の電位発生回路Ｌ【ではそのしきい電圧力ｖ
ｔｈ３に設定されているエンハンスメント型ＭＯＳトラ
ンジスタ１９が用いられている。
３がｖｔｈ２あるいはｖｔｈ３なるしきい電圧を持つメ
モリセル用のトランジスタ６を介してそれぞれ放電され
、その放電が完了した時の列線３の電位に等しい電位■
２．■３それぞれを発生する電位発生回路であり、この
一方の電位発生回路１３では前記ＭＯＳトランジスタ１
５の代りにそのしきい電圧がｖｔｈ２に設定されている
エンハンスメント型ＭＯＳトランジスタ１８が用いられ
、また他方の電位発生回路Ｌ【ではそのしきい電圧力ｖ
ｔｈ３に設定されているエンハンスメント型ＭＯＳトラ
ンジスタ１９が用いられている。
なお■１〜Ｖ３にはｖｌ〈■２〈■３なる関係が成立す
る。
る。
２０．２１．２２はそれぞれ２個のエンハンスメント型
ＭＯＳトランジスタ２３，２４、デプレッション型ＭＯ
Ｓトランジスタ２５．２６からなる電圧比較回路である
。
ＭＯＳトランジスタ２３，２４、デプレッション型ＭＯ
Ｓトランジスタ２５．２６からなる電圧比較回路である
。
このうち一つの電圧比較回路Ｕは上記端子１１に与えら
れる前記接続点Ｓの電位Ｖｓと前記電位発生回路Ｕの出
力電位■１とを比較し、Ｖｓが■１よりも低いかあるい
は等しいときにその出力信号ａをＴレベルとし、Ｖｓが
■１よりも高いときにはＩ□＋レベルとするようになっ
ている。
れる前記接続点Ｓの電位Ｖｓと前記電位発生回路Ｕの出
力電位■１とを比較し、Ｖｓが■１よりも低いかあるい
は等しいときにその出力信号ａをＴレベルとし、Ｖｓが
■１よりも高いときにはＩ□＋レベルとするようになっ
ている。
またもう一つの電圧比較回路υは接続点Ｓの電位Ｖｓと
前記電位発生回路りの出力電位ｖ２とを比較し、Ｖｓが
■２よりも低いかあるいは等しいときにその出力信号す
を１１ルベルとし、Ｖｓが■２よりも高いときには＋（
）ルベルとするようになっている。
前記電位発生回路りの出力電位ｖ２とを比較し、Ｖｓが
■２よりも低いかあるいは等しいときにその出力信号す
を１１ルベルとし、Ｖｓが■２よりも高いときには＋（
）ルベルとするようになっている。
さらに残るもう一つの電圧比較回路え２は接続点Ｓの電
位Ｖｓと前記電位発生回路１４の出力電位ｖ３とを比較
し、Ｖｓが■３よりも低いかあるいは等しいときにその
出力信号Ｃを１１ルベルとし、■Ｓが■３よりも高いと
きにはＩ□＋レベルとするようになっている。
位Ｖｓと前記電位発生回路１４の出力電位ｖ３とを比較
し、Ｖｓが■３よりも低いかあるいは等しいときにその
出力信号Ｃを１１ルベルとし、■Ｓが■３よりも高いと
きにはＩ□＋レベルとするようになっている。
２７．２８，２９はそれぞれＮＯＲ論理回路、３０は反
転回路であり、上記電圧比較回路Ｕの出力信号Ｃは前記
行アドレス信号の最下位ビット信号Ａ。
転回路であり、上記電圧比較回路Ｕの出力信号Ｃは前記
行アドレス信号の最下位ビット信号Ａ。
とともにＮＯＲ論理回路２７に、上記電圧比較回路υの
出力信号すは上記反転回路３０を介して行アドレス信号
Ａ。
出力信号すは上記反転回路３０を介して行アドレス信号
Ａ。
とともにＮＯＲ論理回路２８にそれぞれ入力され、さら
に両ＮＯＲ論理回路２７．２８の出力信号は上記電圧比
較回路ｄの出力信号ａとともにＮＯＲ論理回路２９に入
力される。
に両ＮＯＲ論理回路２７．２８の出力信号は上記電圧比
較回路ｄの出力信号ａとともにＮＯＲ論理回路２９に入
力される。
３１は出力バッファ回路であり、上記ＮＯＲ論理回路２
９の出力信号を検出し、１１ルベルあるいはｌ□Ｉレベ
ルのデータを出力するようになっている。
９の出力信号を検出し、１１ルベルあるいはｌ□Ｉレベ
ルのデータを出力するようになっている。
またチップ選択信号Ｃ８は、データを出力バッファ回路
から出力するか否かを制御する。
から出力するか否かを制御する。
なお上記各トランジスタは第１図のものと同様にすべて
Ｎチャネルのものとあるとする。
Ｎチャネルのものとあるとする。
次に上記のように構成された回路の動作を説明する。
まず行アドレス信号が入力すると行デコーダ４により行
線５のうちただ１つが選択されて１ルベルになり、また
列アドレス信号が入力すると列デコーダ１によってトラ
ンジスタ２のうちただ１つが選択駆動される。
線５のうちただ１つが選択されて１ルベルになり、また
列アドレス信号が入力すると列デコーダ１によってトラ
ンジスタ２のうちただ１つが選択駆動される。
すると選択されたそれぞれ一つの列線３と行線５との交
点に位置するメモリセル用のトランジスタ６が駆動され
、このトランジスタ６を介してその列線３の充放電制御
が行なわれる。
点に位置するメモリセル用のトランジスタ６が駆動され
、このトランジスタ６を介してその列線３の充放電制御
が行なわれる。
このとき、このトランジスタ６のしきい電圧が予めｖｔ
ｈｌに設定されていれば、充放電を完了した時点ではそ
の列線３の電位は■１になる。
ｈｌに設定されていれば、充放電を完了した時点ではそ
の列線３の電位は■１になる。
この列線３の電位■１は各電圧比較回路乙０，２１，２
２において■１．■２．■３それぞれと比較され、その
結果、信号ａ、ｂ、ｃはすべて１１ルベルになる。
２において■１．■２．■３それぞれと比較され、その
結果、信号ａ、ｂ、ｃはすべて１１ルベルになる。
このときＮＯＲ論理回路２９には１１ルベルの信号ａが
入力されているため、ＮＯＲ論理回路２７．２８の出力
信号にかかわりなくＮＯＲ論理回路２９の出力信号は゛
０ルベルになる。
入力されているため、ＮＯＲ論理回路２７．２８の出力
信号にかかわりなくＮＯＲ論理回路２９の出力信号は゛
０ルベルになる。
このとき出力バッファ回路３１においてチップ選択信号
Ｃ８が成立していれば、１０ルベル信号がデータとして
出力される。
Ｃ８が成立していれば、１０ルベル信号がデータとして
出力される。
すなわちアドレス信号Ａ。
が１１０１１ であってもＴ１であってもＮＯＲ論理回
路２９の出力信号はＩ□ｌレベルになり、このとき出力
バッファ回路３１からは１０ルベル信号がデータとして
出力される。
路２９の出力信号はＩ□ｌレベルになり、このとき出力
バッファ回路３１からは１０ルベル信号がデータとして
出力される。
すなわち、この場合前記１表に示す２ビット分のデータ
ＤＯ、ＤＩ （ＤＯ＝Ｄ１ ＝ ’Ｏ’ ）が一つのメ
モリセルから読み出されたことになる。
ＤＯ、ＤＩ （ＤＯ＝Ｄ１ ＝ ’Ｏ’ ）が一つのメ
モリセルから読み出されたことになる。
また前記選択されたそれぞれ一つの列線３と行線５との
交点に位置するメモリセル用のトランジスタ６のしきい
電圧が予め■ｔｈ２に設定されていれば、充放電を完了
した時点ではその列線３の電位は■２になる。
交点に位置するメモリセル用のトランジスタ６のしきい
電圧が予め■ｔｈ２に設定されていれば、充放電を完了
した時点ではその列線３の電位は■２になる。
このとき電圧比較回路２０の出力信号ａのみが＋０ルベ
ル、他の二つの電圧比較回路２１，２２の出力信号す、
ｃはともに１１ルベルとなる。
ル、他の二つの電圧比較回路２１，２２の出力信号す、
ｃはともに１１ルベルとなる。
このとき行アドレス信号がＡ。−１１１゜Ａｇ ＝ ’
Ｏ’ならばＮＯＲ論理回路２８の出力信号は反転回路３
０の出力信号がＩＩ ０１１のためＴレベルとなり、こ
れに続＜ＮＯＲ論理回路２９の出力信号はＩ□＋レベル
になる。
Ｏ’ならばＮＯＲ論理回路２８の出力信号は反転回路３
０の出力信号がＩＩ ０１１のためＴレベルとなり、こ
れに続＜ＮＯＲ論理回路２９の出力信号はＩ□＋レベル
になる。
したがって出力バッファ回路３１においてチップ選択信
号Ｃ，Ｓが成立していれば、＋０ルベル信号がデータと
して出力される。
号Ｃ，Ｓが成立していれば、＋０ルベル信号がデータと
して出力される。
一方、行アドレス信号がＡ。−Ｏ２Ａ。１１１の場合、
ＮＯＲ論理回路２７．２８の出力信号はともに１０ルベ
ルになり一方信号ａもＩＩ□Ｉｆのため、これに続＜Ｎ
ＯＲ論理回路２９の出力信号は１１ルベルになる。
ＮＯＲ論理回路２７．２８の出力信号はともに１０ルベ
ルになり一方信号ａもＩＩ□Ｉｆのため、これに続＜Ｎ
ＯＲ論理回路２９の出力信号は１１ルベルになる。
したがってこの場合、出力バッファ回路３１からは１１
ルベル信号がデータとして出力される。
ルベル信号がデータとして出力される。
すなわち、この場合には前記１表に示す２ビット分のデ
ータＤ。
ータＤ。
、 Ｄｌ（Ｄｏ＝ ’Ｏ’、 Ｄ１＝ ’１’）がアド
レス信号Ａ。
レス信号Ａ。
のＩＩ Ｉ ＩＩ 、 ＩＩ□Ｉ＋に対応して一つのメ
モリセルから読み出されたことになる。
モリセルから読み出されたことになる。
またメモリセル用トランジスタのしきい電圧が予めｖｔ
ｈ３．ｖｔｈ４にそれぞれ設定されていれば、前記充放
電を完了した時点における列線３の電位は■３あるいは
■４になる。
ｈ３．ｖｔｈ４にそれぞれ設定されていれば、前記充放
電を完了した時点における列線３の電位は■３あるいは
■４になる。
列線３の電位がｖ３になったとき、電圧比較回路２０，
２１の出力信号ａ、ｂはともに１０ルベル、もう一つの
電圧比較回路え２の出力信号Ｃは１１ルベルとなり、こ
のとき行アドレス信号がＡ。
２１の出力信号ａ、ｂはともに１０ルベル、もう一つの
電圧比較回路え２の出力信号Ｃは１１ルベルとなり、こ
のとき行アドレス信号がＡ。
−’１’ ２ Ａ□ ＝ ’０’、またはＡ。
＝ ’Ｏ’ 、 Ａｏ＝ ’１’いずれの場合でもＮＯ
Ｒ論理回路２９の出力信号は１１ルベルとなる。
Ｒ論理回路２９の出力信号は１１ルベルとなる。
すなわちこの場合には前記１表に示す２ビット分のデ−
クＤｏ 、ＤＩ （ＤＯ＝ ＤＩ ＝ ’１’ ）が一
つのメモリセルから読み出されたことになる。
クＤｏ 、ＤＩ （ＤＯ＝ ＤＩ ＝ ’１’ ）が一
つのメモリセルから読み出されたことになる。
一方、列線の電位が■４になったときには前記■表に示
す２ビット分のデータＤ。
す２ビット分のデータＤ。
、 Ｄｌ（Ｄｏ＝ ’１’、 Ｄ、 ＝ ’０’）が一
つのメモリセルから読み出される。
つのメモリセルから読み出される。
すなわち、信号ａ、ｂ、ｃ、はともに“１０゛ルベルと
なり、アドレス信号Ａ。
なり、アドレス信号Ａ。
−１１１１１，Ａｏ−ＩＩｏｌｌ の時、ＮＯＲ論理回
路２７の出力は＋１０１１．又回転回路３０の出力はＩ
Ｔとなっているため、ＮＯＲ論理回路２８の出力もＩＩ
Ｑ Ｉｆ１よってＮＯＲ論理回路２９のすべての入力信
号はＩＩ□Ｉｆとなるため、ＮＯＲ論理回路２９の出力
信号は１１１”レベルとなる。
路２７の出力は＋１０１１．又回転回路３０の出力はＩ
Ｔとなっているため、ＮＯＲ論理回路２８の出力もＩＩ
Ｑ Ｉｆ１よってＮＯＲ論理回路２９のすべての入力信
号はＩＩ□Ｉｆとなるため、ＮＯＲ論理回路２９の出力
信号は１１１”レベルとなる。
方アドレス信号Ａ。
＝１１０１１ 、 Ａｏ−Ｉｆ Ｉ Ｉｆ ならば、
ＮＯＲ論理回路２７のすべての入力が”□Ｉ＋であるた
めその出力はＴルーベルになり、ＮＯＲ論理回路２９は
その入力の１つが１１１１レベルとなったため、出力は
ＩＩ□Ｉｆレベルとなる。
ＮＯＲ論理回路２７のすべての入力が”□Ｉ＋であるた
めその出力はＴルーベルになり、ＮＯＲ論理回路２９は
その入力の１つが１１１１レベルとなったため、出力は
ＩＩ□Ｉｆレベルとなる。
したがってアドレス信号Ａ。
−′１１１ の時は、出力バッファ回路から１１１ル
ベルが、アドレス信号Ａ。
ベルが、アドレス信号Ａ。
−ＩＩ□Ｉ＋ の時は出力バッファ回路から“１０”レ
ベルがデ゛−夕として出力される。
ベルがデ゛−夕として出力される。
つまり列線電位が■４ならば、前記■表に示す２ビット
分のデータＤ。
分のデータＤ。
、 Ｄｌ（Ｄｏ＝”１）Ｄ１＝１０１１）が一つのメモ
リセルから読み出せる。
リセルから読み出せる。
このように上記実施例によれば、一つのメモリセルに二
つのアドレスの２ビット分のデータを記憶させるように
したので、従来と同じチップサイズのメモリセル部分に
２倍の量のデータを記憶させることができる。
つのアドレスの２ビット分のデータを記憶させるように
したので、従来と同じチップサイズのメモリセル部分に
２倍の量のデータを記憶させることができる。
またいいかえれば従来と同じ記憶容量とするならばチッ
プサイズを大幅に縮少化することができる。
プサイズを大幅に縮少化することができる。
第３図および第４図はそれぞれこの発明の他の実施例を
示すもので、メモリセル部分のパターン平面図が示され
ている。
示すもので、メモリセル部分のパターン平面図が示され
ている。
上記実施例では列線３の充放電完了時における電位を、
メモリセル用トランジスタ６のしきい電圧を４種類に区
別することによって設定するようにしたが、これは第３
図に示すようメモリセル用トランジスタ６のチャネル幅
Ｗを４種類に区別することにより、あるいは第４図に示
すようにチャネル長りを４種類に区別することによって
設定するようにしてもよい。
メモリセル用トランジスタ６のしきい電圧を４種類に区
別することによって設定するようにしたが、これは第３
図に示すようメモリセル用トランジスタ６のチャネル幅
Ｗを４種類に区別することにより、あるいは第４図に示
すようにチャネル長りを４種類に区別することによって
設定するようにしてもよい。
トランジスタ６のチャネル幅Ｗによって電位を設定する
場合、Ｗ４〈Ｗ３〈Ｗ２＜Ｗｌなる関係があれば充放電
完了時における列線３の電位すなわち前記接続点Ｓの電
位Ｖｓの大小関係は、Ｖ Ｓｌ ＜Ｖ Ｓ２ ＜Ｖ ｓ
３ ＜ Ｖ ｓ ４となる。
場合、Ｗ４〈Ｗ３〈Ｗ２＜Ｗｌなる関係があれば充放電
完了時における列線３の電位すなわち前記接続点Ｓの電
位Ｖｓの大小関係は、Ｖ Ｓｌ ＜Ｖ Ｓ２ ＜Ｖ ｓ
３ ＜ Ｖ ｓ ４となる。
ｖｓ１〜Ｖｓ４はそれぞれ、チャネル幅Ｗ１〜Ｗ４のト
ランジスタによる列線の充放電完了時の電位である。
ランジスタによる列線の充放電完了時の電位である。
またトランジスタ６のチャネル長りによって電位を設定
する場合、Ｌｌ〈Ｌ２＜Ｌ３〈Ｌ４なる関係があれば充
放電完了時における上記電位Ｖｓの大小関係は、ｖｓｌ
〈Ｖ ｓ ２ ＜ Ｖ ｓ ３ ＜ Ｖ ｓ ４となる
。
する場合、Ｌｌ〈Ｌ２＜Ｌ３〈Ｌ４なる関係があれば充
放電完了時における上記電位Ｖｓの大小関係は、ｖｓｌ
〈Ｖ ｓ ２ ＜ Ｖ ｓ ３ ＜ Ｖ ｓ ４となる
。
Ｖｓ１〜Ｖｓ４はそれぞれチャネル長Ｌ１〜Ｌ４のトラ
ンジスタによる列線の充放電完了時の電位である。
ンジスタによる列線の充放電完了時の電位である。
なお、トランジスタ６のチャネル幅Ｗまたはチャネル長
りを区別することによって列線３の電位を設定する場合
には、前記各電位発生回路１２，１３，１４内のトラン
ジスタ１５，１８，１９は各チャネル幅をＷｌ、Ｗ２．
Ｗ３に設定するかあるいは各チャネル長りをり、 、
Ｌ２． Ｌ３にそれぞれ設定する必要があり、前記いず
れの方法でも従来にくらベメモリセルサイズは小さくな
る。
りを区別することによって列線３の電位を設定する場合
には、前記各電位発生回路１２，１３，１４内のトラン
ジスタ１５，１８，１９は各チャネル幅をＷｌ、Ｗ２．
Ｗ３に設定するかあるいは各チャネル長りをり、 、
Ｌ２． Ｌ３にそれぞれ設定する必要があり、前記いず
れの方法でも従来にくらベメモリセルサイズは小さくな
る。
充放電完了時における列線３の電位をトランジスタ６の
しきい電圧を区別することによって４種類に設定する場
合にはメモリサイズを最小にすることができるという利
点を有するが、製造時すなわちデータ書き込み時におけ
る工程数が従来よりも少なくとも三工程増加することに
なる。
しきい電圧を区別することによって４種類に設定する場
合にはメモリサイズを最小にすることができるという利
点を有するが、製造時すなわちデータ書き込み時におけ
る工程数が従来よりも少なくとも三工程増加することに
なる。
しかしながらトランジスタ６のチャネル幅Ｗまたはチャ
ネル長りを区別することによってこれを行なえば工程数
は増加しないという効果がある。
ネル長りを区別することによってこれを行なえば工程数
は増加しないという効果がある。
なお、この発明は上記実施例に限定されるものではなく
、たとえば上記実施例ではトランジスタはすべてＮチャ
ネルである場合について説明したが、これはＰチャネル
のトランジスタを用いた場合であってもよい。
、たとえば上記実施例ではトランジスタはすべてＮチャ
ネルである場合について説明したが、これはＰチャネル
のトランジスタを用いた場合であってもよい。
以上説明したようにこの発明によれば、メモリセル用Ｍ
Ｏ８型トランジスタによる列線の充放電完了時における
列線の電位を４種類に設定するようにしたので、一つの
メモリセルに２ビット分のデータを記憶させることがで
き、もってチップサイズの縮少化が実現できる半導体記
憶装置が提供できる。
Ｏ８型トランジスタによる列線の充放電完了時における
列線の電位を４種類に設定するようにしたので、一つの
メモリセルに２ビット分のデータを記憶させることがで
き、もってチップサイズの縮少化が実現できる半導体記
憶装置が提供できる。
第１図および第２図はそれぞれこの発明の一実施例の構
成図、第３図および第４図はそれぞれこの発明の他の実
施例を示すパターン平面図である。 １・・・・・・列デコーダ、２・・・・・・列選択用の
ＭＯＳトランジスタ、３・・・・・・列線、４・・・・
・・行デコーダ、５・・・・・・行線、６・・・・・・
メモリセル用のＭＯＳトランジスタ、７・・・・・・負
荷用のＭＯＳトランジスタ、１２．１３，１４・・・・
・・電位発生回路、２０，２１゜２２・・・・・・電圧
比較回路、２７，２８，２９・・・・・・ＮＯＲ論理回
路、３１・・・・・・出力バッファ回路、Ｗ・・・・・
・チャネル幅、Ｌ・・・・・・チャネル長。
成図、第３図および第４図はそれぞれこの発明の他の実
施例を示すパターン平面図である。 １・・・・・・列デコーダ、２・・・・・・列選択用の
ＭＯＳトランジスタ、３・・・・・・列線、４・・・・
・・行デコーダ、５・・・・・・行線、６・・・・・・
メモリセル用のＭＯＳトランジスタ、７・・・・・・負
荷用のＭＯＳトランジスタ、１２．１３，１４・・・・
・・電位発生回路、２０，２１゜２２・・・・・・電圧
比較回路、２７，２８，２９・・・・・・ＮＯＲ論理回
路、３１・・・・・・出力バッファ回路、Ｗ・・・・・
・チャネル幅、Ｌ・・・・・・チャネル長。
Claims (1)
- 【特許請求の範囲】 １ 行線と、この行線により選択的に駆動されるメモリ
セル用絶縁ゲート電界効果トランジスタと、このトラン
ジスタに接続される列線と、この列線を充電する手段と
、上記列線の電位を検出する電位検出手段とを具備し、
上記行線により駆動されるメモリセル用絶縁ゲート電界
効果トランジスタを介して列線を充放電制御しこのとき
の列線の電位を上記電位検出手段で検出することによっ
て記憶情報を読出す半導体記憶装置において、前記メモ
リセル用絶縁ゲート電界効果トランジスタのチャネル長
を変えることにより前記メモリセル用絶縁ケート電界効
果トランジスタによる列線の充放電完了時における列線
の電位を４種類に設定するようにしたことを特徴とする
半導体記憶装置。 ２ 行線と、この行線により選択的に駆動されるメモリ
セル用絶縁ゲート電界効果トランジスタと、このトラン
ジスタに接続される列線と、この列線を充電する手段と
、上記列線の電位を検出する電位検出手段とを具備し、
上記行線により駆動されるメモリセル用絶縁ゲート電界
効果トランジスタを介して列線を充放電制御しこのとき
の列線の電位を上記電位検出手段で検出することによっ
て記憶情報を読出す半導体記憶装置において、前記メモ
リセル用絶縁ゲート電界効果トランジスタのチャネル幅
を変えることにより前記メモリセル用絶縁ゲート電界効
果トランジスタによる列線の充放電完了時における列線
の電位を４種類に設定するようにしたことを特徴とする
半導体記憶装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55133560A JPS5856199B2 (ja) | 1980-09-25 | 1980-09-25 | 半導体記憶装置 |
| US06/304,037 US4503518A (en) | 1980-09-25 | 1981-09-21 | Semiconductor IC memory |
| GB8128574A GB2084828B (en) | 1980-09-25 | 1981-09-22 | Semiconductor ic memory |
| DE3138038A DE3138038C2 (de) | 1980-09-25 | 1981-09-24 | Integrierter Halbleiterspeicher |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55133560A JPS5856199B2 (ja) | 1980-09-25 | 1980-09-25 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5758298A JPS5758298A (en) | 1982-04-07 |
| JPS5856199B2 true JPS5856199B2 (ja) | 1983-12-13 |
Family
ID=15107652
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP55133560A Expired JPS5856199B2 (ja) | 1980-09-25 | 1980-09-25 | 半導体記憶装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4503518A (ja) |
| JP (1) | JPS5856199B2 (ja) |
| DE (1) | DE3138038C2 (ja) |
| GB (1) | GB2084828B (ja) |
Families Citing this family (24)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4415992A (en) * | 1981-02-25 | 1983-11-15 | Motorola, Inc. | Memory system having memory cells capable of storing more than two states |
| JPS59126315A (ja) * | 1982-12-24 | 1984-07-20 | Fujitsu Ltd | 比較回路 |
| US4634893A (en) * | 1983-01-10 | 1987-01-06 | Ncr Corporation | FET driver circuit with mask programmable transition rates |
| US4571709A (en) * | 1983-01-31 | 1986-02-18 | Intel Corporation | Timing apparatus for non-volatile MOS RAM |
| JPS59151395A (ja) * | 1983-02-08 | 1984-08-29 | Toshiba Corp | 半導体記憶装置 |
| EP0136119B1 (en) * | 1983-09-16 | 1988-06-29 | Fujitsu Limited | Plural-bit-per-cell read-only memory |
| JPH0828431B2 (ja) * | 1986-04-22 | 1996-03-21 | 日本電気株式会社 | 半導体記憶装置 |
| JPS6342100A (ja) * | 1986-08-08 | 1988-02-23 | Fujitsu Ltd | ３値レベルｒｏｍ |
| US5268870A (en) * | 1988-06-08 | 1993-12-07 | Eliyahou Harari | Flash EEPROM system and intelligent programming and erasing methods therefor |
| US7190617B1 (en) | 1989-04-13 | 2007-03-13 | Sandisk Corporation | Flash EEprom system |
| EP0617363B1 (en) * | 1989-04-13 | 2000-01-26 | SanDisk Corporation | Defective cell substitution in EEprom array |
| US7447069B1 (en) | 1989-04-13 | 2008-11-04 | Sandisk Corporation | Flash EEprom system |
| US6002614A (en) | 1991-02-08 | 1999-12-14 | Btg International Inc. | Memory apparatus including programmable non-volatile multi-bit memory cell, and apparatus and method for demarcating memory states of the cell |
| US5218569A (en) * | 1991-02-08 | 1993-06-08 | Banks Gerald J | Electrically alterable non-volatile memory with n-bits per memory cell |
| JP3397427B2 (ja) * | 1994-02-02 | 2003-04-14 | 株式会社東芝 | 半導体記憶装置 |
| US6353554B1 (en) * | 1995-02-27 | 2002-03-05 | Btg International Inc. | Memory apparatus including programmable non-volatile multi-bit memory cell, and apparatus and method for demarcating memory states of the cell |
| JPH11283386A (ja) * | 1998-03-31 | 1999-10-15 | Nec Ic Microcomput Syst Ltd | 半導体記憶装置 |
| FR2836752A1 (fr) * | 2002-02-11 | 2003-09-05 | St Microelectronics Sa | Cellule memoire a programmation unique |
| FR2836750A1 (fr) * | 2002-02-11 | 2003-09-05 | St Microelectronics Sa | Cellule memoire a programmation unique non destructrice |
| FR2836751A1 (fr) * | 2002-02-11 | 2003-09-05 | St Microelectronics Sa | Cellule memoire a programmation unique non destructrice |
| US8624636B2 (en) | 2006-05-22 | 2014-01-07 | Brillouin Energy Corp. | Drive circuit and method for semiconductor devices |
| US20070268045A1 (en) * | 2006-05-22 | 2007-11-22 | Profusion Energy, Inc. | Drive Circuit And Method For Semiconductor Devices |
| US7929328B2 (en) * | 2009-06-12 | 2011-04-19 | Vanguard International Semiconductor Corporation | Memory and storage device utilizing the same |
| JP1643024S (ja) * | 2019-03-15 | 2019-10-07 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4094008A (en) * | 1976-06-18 | 1978-06-06 | Ncr Corporation | Alterable capacitor memory array |
| US4134151A (en) * | 1977-05-02 | 1979-01-09 | Electronic Memories & Magnetics Corporation | Single sense line memory cell |
| US4202044A (en) * | 1978-06-13 | 1980-05-06 | International Business Machines Corporation | Quaternary FET read only memory |
| US4192014A (en) * | 1978-11-20 | 1980-03-04 | Ncr Corporation | ROM memory cell with 2n FET channel widths |
| US4301518A (en) * | 1979-11-01 | 1981-11-17 | Texas Instruments Incorporated | Differential sensing of single ended memory array |
-
1980
- 1980-09-25 JP JP55133560A patent/JPS5856199B2/ja not_active Expired
-
1981
- 1981-09-21 US US06/304,037 patent/US4503518A/en not_active Expired - Lifetime
- 1981-09-22 GB GB8128574A patent/GB2084828B/en not_active Expired
- 1981-09-24 DE DE3138038A patent/DE3138038C2/de not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| DE3138038A1 (de) | 1982-04-22 |
| US4503518A (en) | 1985-03-05 |
| GB2084828A (en) | 1982-04-15 |
| GB2084828B (en) | 1984-09-12 |
| DE3138038C2 (de) | 1987-04-02 |
| JPS5758298A (en) | 1982-04-07 |
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