JPS5854683B2 - Ｐｌｌ周波数シンセサイザ - Google Patents
Ｐｌｌ周波数シンセサイザInfo
- Publication number
- JPS5854683B2 JPS5854683B2 JP53146904A JP14690478A JPS5854683B2 JP S5854683 B2 JPS5854683 B2 JP S5854683B2 JP 53146904 A JP53146904 A JP 53146904A JP 14690478 A JP14690478 A JP 14690478A JP S5854683 B2 JPS5854683 B2 JP S5854683B2
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- JP
- Japan
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- frequency
- controlled oscillator
- phase comparator
- digital phase
- signal
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- Expired
Links
- 230000035559 beat frequency Effects 0.000 claims description 13
- 230000010355 oscillation Effects 0.000 claims description 7
- 230000001105 regulatory effect Effects 0.000 claims 1
- 230000001360 synchronised effect Effects 0.000 description 6
- 230000015572 biosynthetic process Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 238000003786 synthesis reaction Methods 0.000 description 4
- 230000002194 synthesizing effect Effects 0.000 description 3
- 230000005540 biological transmission Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
- H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
- H03L7/183—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between fixed numbers or the frequency divider dividing by a fixed number
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Description
【発明の詳細な説明】
この発明は二つの入力信号を周波数合成するＰＬＬ周波
数シンセサイザに関するものである。
数シンセサイザに関するものである。
デジタル位相比較器は周知の通り位相比較デジタル回路
、チャージポンプ、低域濾波器とから成るもので、基準
の信号に対して入力信号の位相を比較する機能を有する
が、デジタル位相比較器は入力信号の周波数が基準信号
の周波数に対して大きく異なる場合についてもその高低
判別ができ広いキャプチャレンジが得られるため、また
容易に集積回路化でき実装上有利なため、近年ＰＬＬ回
路を構成する位相比較器として広く用いられ、例えばＰ
ＬＬ周波数シンセサイザにも用いられている。
、チャージポンプ、低域濾波器とから成るもので、基準
の信号に対して入力信号の位相を比較する機能を有する
が、デジタル位相比較器は入力信号の周波数が基準信号
の周波数に対して大きく異なる場合についてもその高低
判別ができ広いキャプチャレンジが得られるため、また
容易に集積回路化でき実装上有利なため、近年ＰＬＬ回
路を構成する位相比較器として広く用いられ、例えばＰ
ＬＬ周波数シンセサイザにも用いられている。
しかしながらこの二つの入力信号の周波数合成をするＰ
ＬＬ周波数シンセサイザでは、第１の周波数（第１の入
力信号の周波数）が第２の周波数（第２の入力信号の周
波数）に比べて充分低い場合には次のような理由で実現
が困難となるという欠点があった。
ＬＬ周波数シンセサイザでは、第１の周波数（第１の入
力信号の周波数）が第２の周波数（第２の入力信号の周
波数）に比べて充分低い場合には次のような理由で実現
が困難となるという欠点があった。
これを第１図に示す二つの入力信号の周波数の和を合成
する従来のＰＬＬ周波数シンセサイザを例にとって説明
する。
する従来のＰＬＬ周波数シンセサイザを例にとって説明
する。
このＰＬＬ周波数シンセサイザはデジタル位相比較器８
からの電圧出力によってその発振周波数を制御される電
圧制御発振器４、電圧制御発振器４の出力信号と第２の
入力端子２の第２の入力信号とのビート周波数を取り出
す混合器５、低域濾波器６、増幅器７、ビート周波数と
第１の入力端子１の第１の入力信号の周波数とを比較し
てその位相差に応じた電圧出力を出力するデジタル位相
比較器８によって構成されている。
からの電圧出力によってその発振周波数を制御される電
圧制御発振器４、電圧制御発振器４の出力信号と第２の
入力端子２の第２の入力信号とのビート周波数を取り出
す混合器５、低域濾波器６、増幅器７、ビート周波数と
第１の入力端子１の第１の入力信号の周波数とを比較し
てその位相差に応じた電圧出力を出力するデジタル位相
比較器８によって構成されている。
電圧制御発振器４の出力周波数は混合器５に加えられて
第２の周波数によりビートダウンされ、さらに低域濾波
器６により高周波成分が除去され増幅器７を介してデジ
タル位相比較器８に加えられ第１の周波数と位相比較さ
れる。
第２の周波数によりビートダウンされ、さらに低域濾波
器６により高周波成分が除去され増幅器７を介してデジ
タル位相比較器８に加えられ第１の周波数と位相比較さ
れる。
デジタル位相比較器８からのこの位相差に応じた電圧出
力は電圧制御発振器４の制御端子に加えられ、第２の周
波数とビート周波数が同位相になるように電圧制御発振
器４は制御される。
力は電圧制御発振器４の制御端子に加えられ、第２の周
波数とビート周波数が同位相になるように電圧制御発振
器４は制御される。
このようにして電圧制御発振器４は第１の周波数と第２
の周波数との和に同期され、出力端子３から和が合成さ
れた周波数を得られるようになっている。
の周波数との和に同期され、出力端子３から和が合成さ
れた周波数を得られるようになっている。
しかして上記のＰＬＬ周波数シンセサイザにおいて電圧
側（財）発振器４の発振周波数は同期されていない状態
でも第２の周波数より高く維持されていなければならな
い。
側（財）発振器４の発振周波数は同期されていない状態
でも第２の周波数より高く維持されていなければならな
い。
もしこの関係が逆になるとループの制御□□方向が逆向
きになり電圧制倒発振器４は目的の発振周波数から遠去
かるように制糾されて永久に同期されないからである。
きになり電圧制倒発振器４は目的の発振周波数から遠去
かるように制糾されて永久に同期されないからである。
従って電圧制御□□発振器４の発振周波数が第２の周波
数を下まわらないように制限されなければならないが、
第１の周波数が第２の周波数に比して充分低い場合には
、電圧側（２）発振器４の同期周波数である第１、第２
の周波数の和の周波数と第２の周波数とが近接している
ため電圧制御発振器４に上記の制限を与えることが困難
である。
数を下まわらないように制限されなければならないが、
第１の周波数が第２の周波数に比して充分低い場合には
、電圧側（２）発振器４の同期周波数である第１、第２
の周波数の和の周波数と第２の周波数とが近接している
ため電圧制御発振器４に上記の制限を与えることが困難
である。
例えば第２の周波数が１０ＭＨｚ、第１の周波数が１０
ＫＨｚの場合、和の周波数１０．０１ ＭＨｚと第２の
周波数１０ＭＨ２とは極めて近接しているため、例えば
電源投入時などに電圧制御発振器４が瞬時孔されてその
発振周波数が１０ＭＨｚを下回わると制（財）が逆方向
になり同期されない。
ＫＨｚの場合、和の周波数１０．０１ ＭＨｚと第２の
周波数１０ＭＨ２とは極めて近接しているため、例えば
電源投入時などに電圧制御発振器４が瞬時孔されてその
発振周波数が１０ＭＨｚを下回わると制（財）が逆方向
になり同期されない。
しかしこのように接近している場合１０． ＯＩ ＭＨ
ｚを発振して１０ＭＨｚ以下にならないように制限を加
えた電圧制御発振器４を実現することは困難である。
ｚを発振して１０ＭＨｚ以下にならないように制限を加
えた電圧制御発振器４を実現することは困難である。
また第２の周波数を１０ＭＨｚ〜２０ＭＨｚの間で変化
させ電圧制御発振器４を１０．０１ ＭＨｚ〜２０．０
１■ｈに位相同期させる場合を考えると電圧制御発振器
４の発振周波数が位相同期されていない場合に第２の周
波数以下になる機会は無数にありこれを以下にならない
ように制限することは困難である。
させ電圧制御発振器４を１０．０１ ＭＨｚ〜２０．０
１■ｈに位相同期させる場合を考えると電圧制御発振器
４の発振周波数が位相同期されていない場合に第２の周
波数以下になる機会は無数にありこれを以下にならない
ように制限することは困難である。
このような理由から従来のＰＬＬ周波数シンセサイザで
は第２の周波数に対して第１の周波数が充分に低い場合
には同期はずれが生じて周波数合成をすることが困難で
あった。
は第２の周波数に対して第１の周波数が充分に低い場合
には同期はずれが生じて周波数合成をすることが困難で
あった。
また同様に二つの入力信号の周波数の差を合成する場合
には電圧制御発振器４の周波数が第２の周波数を上回ら
ないように制限することは困難で第２の周波数に対して
第１の周波数が充分に低い場合には周波数合成をするこ
とが困難であった。
には電圧制御発振器４の周波数が第２の周波数を上回ら
ないように制限することは困難で第２の周波数に対して
第１の周波数が充分に低い場合には周波数合成をするこ
とが困難であった。
本発明は上記の欠点を克服し、第２の周波数に対して第
１の周波数が充分低い関係にある場合でも、周波数合成
において同期はずれの生じないようにしたＰＬＬ周波数
シンセサイザを提供することを目的としている。
１の周波数が充分低い関係にある場合でも、周波数合成
において同期はずれの生じないようにしたＰＬＬ周波数
シンセサイザを提供することを目的としている。
この目的を達成するための本発明の要旨とするところは
、電圧制御発振器の出力信号の周波数と第２の入力信号
の周波数との高低関係を判別して高低関係が正常な場合
でない場合には混合器からのビート周波数信号がデジタ
ル位相比較器へ送出されないようにし正常な場合だけ送
出されるように規制する手段を設けて、電圧制御発振器
を同期可能な範囲に追い込んで正常に動作させるように
した点にある。
、電圧制御発振器の出力信号の周波数と第２の入力信号
の周波数との高低関係を判別して高低関係が正常な場合
でない場合には混合器からのビート周波数信号がデジタ
ル位相比較器へ送出されないようにし正常な場合だけ送
出されるように規制する手段を設けて、電圧制御発振器
を同期可能な範囲に追い込んで正常に動作させるように
した点にある。
以下、図面を参照して本発明の詳細な説明する。
第２図は第１の入力信号と第２の入力信号のそれぞれの
周波数の和を合成する本発明によるＰＬＬ周波数シンセ
サイザの一実施例の構成をブロック図で示している。
周波数の和を合成する本発明によるＰＬＬ周波数シンセ
サイザの一実施例の構成をブロック図で示している。
同図において、１は第１の入力信号が与えられる第１の
入力端子、２は第２の入力信号が与えられる第２の入力
端子、３は出力端子、４は電圧側ｍｌ］発振器、５は混
合器、６は低域濾波器、７は増幅器、８はデジタル位相
比較器で第１図の従来例と同様であって、本発明ではデ
ジタル位相比較器１０と、ゲート１１が付加されている
。
入力端子、２は第２の入力信号が与えられる第２の入力
端子、３は出力端子、４は電圧側ｍｌ］発振器、５は混
合器、６は低域濾波器、７は増幅器、８はデジタル位相
比較器で第１図の従来例と同様であって、本発明ではデ
ジタル位相比較器１０と、ゲート１１が付加されている
。
デジタル位相比較器１０は電圧制御発振器４の出力信号
の周波数と第２の入力信号の周波数との高低判別に用い
られている。
の周波数と第２の入力信号の周波数との高低判別に用い
られている。
すなわちデジタル位相比較器１０は周波数比較器として
の機能も有し、二つの周波数に差があるとその高低に対
応して正あるいは負のパルスを生じ、これをデジタル位
相比較器内部の低域濾波器で積分して高低に対応した論
理レベル信号１１１′あるいは′０５として出力してゲ
゛−ト１１を匍ｊ□□□する。
の機能も有し、二つの周波数に差があるとその高低に対
応して正あるいは負のパルスを生じ、これをデジタル位
相比較器内部の低域濾波器で積分して高低に対応した論
理レベル信号１１１′あるいは′０５として出力してゲ
゛−ト１１を匍ｊ□□□する。
ゲート１１の入力端子には増幅器７及びデジタル位相比
較器１０の出力が接続され、ゲート１１の出力端子はデ
ジタル位相比較器８に接続されていて、電圧制御発振器
４の出力周波数が第２の周波数より高い場合にはゲート
１１は開いてビート周波数信号がデジタル位相比較器８
に送出され、逆の場合にはゲート１１は閉じて送出が禁
止されるようになっている。
較器１０の出力が接続され、ゲート１１の出力端子はデ
ジタル位相比較器８に接続されていて、電圧制御発振器
４の出力周波数が第２の周波数より高い場合にはゲート
１１は開いてビート周波数信号がデジタル位相比較器８
に送出され、逆の場合にはゲート１１は閉じて送出が禁
止されるようになっている。
次に第２図の実施例のＰＬＬ周波数シンセサイザの動作
を説明する。
を説明する。
入力端子１，２にはそれぞれ第１、第２の入力信号が加
えられる。
えられる。
電圧制御発振器４の出力周波数は混合器５で第２の周波
数によってビートダウンされ低域濾波器６、増幅器７を
介してゲート１１に送られる。
数によってビートダウンされ低域濾波器６、増幅器７を
介してゲート１１に送られる。
一方策圧制＠］発振器４の出力周波数はデジタル位相比
較器１０で第２の周波数と高低が比較されて電圧制御発
振器４の出力周波数が高い場合にはデジタル位相比較器
１０からの論理レベル信号によりゲート１１が開く。
較器１０で第２の周波数と高低が比較されて電圧制御発
振器４の出力周波数が高い場合にはデジタル位相比較器
１０からの論理レベル信号によりゲート１１が開く。
このためビート周波数信号はデジタル位相比較器８に加
えられ、第１の周波数とビート周波数との位相差に応じ
た電圧出力によって電圧制御発振器４は制御されて第１
の周波数と第２の周波数の和に同期される。
えられ、第１の周波数とビート周波数との位相差に応じ
た電圧出力によって電圧制御発振器４は制御されて第１
の周波数と第２の周波数の和に同期される。
電圧制御発振器４の出力周波数が第２の周波数より低い
場合にはデジタル位相比較器１０からの論理レベル信号
によりゲート１１が閉じてビート周波数信号はデジタル
位相比較器８に送出されなくなり、デジタル位相比較器
８はビート周波数が低いと判断して電圧制御発振器４の
出力周波数が第２の周波数より高くなるまで上げられ、
この状態で正常な制御□□動作がなされて同期される。
場合にはデジタル位相比較器１０からの論理レベル信号
によりゲート１１が閉じてビート周波数信号はデジタル
位相比較器８に送出されなくなり、デジタル位相比較器
８はビート周波数が低いと判断して電圧制御発振器４の
出力周波数が第２の周波数より高くなるまで上げられ、
この状態で正常な制御□□動作がなされて同期される。
なお二つの入力信号から両信号の周波数の差の合成を行
なう場合には第３図に示すように電圧制御発振器４の出
力信号及び第２の入力信号の、デジタル位相比較器１０
のレファレンス端子Ｒ、バリアヴル端子Ｖへの接続を第
２図の場合とは逆にすればよく、また第１の入力信号及
びゲート１１の出力信号の、デジタル位相比較器８へ各
端子Ｒ２■への接続も逆にすればよい。
なう場合には第３図に示すように電圧制御発振器４の出
力信号及び第２の入力信号の、デジタル位相比較器１０
のレファレンス端子Ｒ、バリアヴル端子Ｖへの接続を第
２図の場合とは逆にすればよく、また第１の入力信号及
びゲート１１の出力信号の、デジタル位相比較器８へ各
端子Ｒ２■への接続も逆にすればよい。
本発明のＰＬＬ周波数シンセサイザは以上説明したよう
に、電圧制御□□発振器４の出力周波数と第２の周波数
との高低関係が正常でない場合にはデジタル位相比較器
８へのビート周波数の入力を禁止して正常に同期動作が
なされるようにしたので、第１、第２の入力信号のそれ
ぞれの周波数の合成を行なうＰＬＬ周波数シンセサイザ
において、第２の周波数に対して第１の周波数が充分に
低い場合にも不都合なく動作するＰＬＬ周波数シンセサ
イザを得ることができる。
に、電圧制御□□発振器４の出力周波数と第２の周波数
との高低関係が正常でない場合にはデジタル位相比較器
８へのビート周波数の入力を禁止して正常に同期動作が
なされるようにしたので、第１、第２の入力信号のそれ
ぞれの周波数の合成を行なうＰＬＬ周波数シンセサイザ
において、第２の周波数に対して第１の周波数が充分に
低い場合にも不都合なく動作するＰＬＬ周波数シンセサ
イザを得ることができる。
第１図は従来のＰＬＬ周波数シンセサイザの構成を示す
ブロック図、第２図は本発明による和を合成するＰＬＬ
周波数シンセサイザの実施例を示すブロック図、第３図
は本発明による差を合成するＰＬＬ周波数シンセサイザ
の実施例を示すブロック図である。 １・・・・・・第１の入力端子、２・・・・・・第２の
入力端子、３・・・・・・出力端子、４・・・・・・電
圧制御発振器、５・・・・・・混合器、６・・・・・・
低域濾波器、７・・・・・・増幅器、８゜１０・・・・
・・デジタル位相比較器、１１・・・・・・ゲート。
ブロック図、第２図は本発明による和を合成するＰＬＬ
周波数シンセサイザの実施例を示すブロック図、第３図
は本発明による差を合成するＰＬＬ周波数シンセサイザ
の実施例を示すブロック図である。 １・・・・・・第１の入力端子、２・・・・・・第２の
入力端子、３・・・・・・出力端子、４・・・・・・電
圧制御発振器、５・・・・・・混合器、６・・・・・・
低域濾波器、７・・・・・・増幅器、８゜１０・・・・
・・デジタル位相比較器、１１・・・・・・ゲート。
Claims (1)
- １ 第１の入力信号を受領するデジタル位相比較器と、
該デジタル位相比較器の出力によって発振周波数を制御
する電圧制御発振器と、該電圧制御発振器の出力信号の
周波数と第２の入力信号の周波数とのビート周波数に相
当する信号を前記デジタル位相比較器に出力する手段と
を備えたＰＬＬ周波数シンセサイザにおいて；電圧制御
発振器の出力信号の周波数と第２の入力信号の周波数と
の高低関係を判別して前記ビート周波数信号の前記デジ
タル位相比較器への送出を規制するようにしたことを特
徴とするＰＬＬ周波数シンセサイザ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP53146904A JPS5854683B2 (ja) | 1978-11-28 | 1978-11-28 | Ｐｌｌ周波数シンセサイザ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP53146904A JPS5854683B2 (ja) | 1978-11-28 | 1978-11-28 | Ｐｌｌ周波数シンセサイザ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5573141A JPS5573141A (en) | 1980-06-02 |
| JPS5854683B2 true JPS5854683B2 (ja) | 1983-12-06 |
Family
ID=15418192
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP53146904A Expired JPS5854683B2 (ja) | 1978-11-28 | 1978-11-28 | Ｐｌｌ周波数シンセサイザ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5854683B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0288007A3 (en) * | 1987-04-20 | 1990-03-28 | Anritsu Corporation | Signal generating apparatus using pll circuit |
| JP5415229B2 (ja) * | 2009-10-30 | 2014-02-12 | 日置電機株式会社 | 周波数シンセサイザ |
-
1978
- 1978-11-28 JP JP53146904A patent/JPS5854683B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5573141A (en) | 1980-06-02 |
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