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JPS5853437B2 - matrix warmer - Google Patents

matrix warmer

Info

Publication number
JPS5853437B2
JPS5853437B2 JP50067870A JP6787075A JPS5853437B2 JP S5853437 B2 JPS5853437 B2 JP S5853437B2 JP 50067870 A JP50067870 A JP 50067870A JP 6787075 A JP6787075 A JP 6787075A JP S5853437 B2 JPS5853437 B2 JP S5853437B2
Authority
JP
Japan
Prior art keywords
switching means
line
rom
output
input
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired
Application number
JP50067870A
Other languages
Japanese (ja)
Other versions
JPS51144136A (en
Inventor
慶久 塩足
義男 金子
八十二 鈴木
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Tokyo Shibaura Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Tokyo Shibaura Electric Co Ltd filed Critical Tokyo Shibaura Electric Co Ltd
Priority to JP50067870A priority Critical patent/JPS5853437B2/en
Priority to DE2625351A priority patent/DE2625351C2/en
Priority to GB23234/76A priority patent/GB1560661A/en
Priority to US05/693,121 priority patent/US4093942A/en
Priority to FR7617274A priority patent/FR2313739A1/en
Publication of JPS51144136A publication Critical patent/JPS51144136A/en
Publication of JPS5853437B2 publication Critical patent/JPS5853437B2/en
Expired legal-status Critical Current

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Classifications

    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C17/00Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
    • G11C17/08Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements
    • G11C17/10Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements in which contents are determined during manufacturing by a predetermined arrangement of coupling elements, e.g. mask-programmable ROM
    • G11C17/12Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements in which contents are determined during manufacturing by a predetermined arrangement of coupling elements, e.g. mask-programmable ROM using field-effect devices

Landscapes

  • Read Only Memory (AREA)
  • Electronic Switches (AREA)

Description

【発明の詳細な説明】 本発明は集積回路化を容易としかつ占有面積の低減化を
はかったマt−IJラックス路に関するものである。
DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a mat-IJ rack path that facilitates integration into circuits and reduces the occupied area.

一般に電子式卓上計算機(略して電卓)等の演算ステッ
プ数は、その演算機能により異なるが、64.128,
256,512ステツプ等が多く用いられている。
In general, the number of calculation steps for electronic desktop calculators (abbreviated as calculators) varies depending on their calculation functions, but the number of calculation steps is 64.128,
256, 512 steps, etc. are often used.

ステップとは、計算機の場合演算の動作を表わす番地で
、例えば被演算数の置数を1ステツプとし、その置数を
演算レジスタに入れることを2ステツプとし、次に演算
数の置数を3ステツプとする等、各ステップで何の動作
を行なわせるかを決めるアドレス(番地)であり、記憶
装置ではどのステップに何を入れるかのアドレスに相当
する。
In the case of a computer, a step is an address that represents the operation of an operation; for example, one step is the number of operands, the second step is to put that number into the operation register, and then the number of operands is set to three. This is an address that determines what operation to perform at each step, such as a step, and corresponds to an address for storing what in which step in a storage device.

ここでは本発明を明確にするため、512ステツプのコ
ントロールゲート(ReadOnly Memory略
してROM)を考えることにする。
Here, in order to clarify the present invention, a 512-step control gate (Read Only Memory, abbreviated as ROM) will be considered.

従来、512ステツプのコントロールケート(ROM)
は第1図に示すように、29のコントロール信号つまり
9人力のコントロール信号をデコードして512出力を
得、その512本の信号により演算に必要なコントロー
ル信号を出すようにしている。
Conventional 512-step control case (ROM)
As shown in FIG. 1, 29 control signals, that is, 9 human-powered control signals, are decoded to obtain 512 outputs, and the 512 signals are used to output control signals necessary for calculation.

例えば演算に必要なコントロール信号を24本と考える
と、第1図のように入力方向(Y軸)は512本、出力
方向(X軸)は24本のマトリックスを構成し、ROM
とする必要がある。
For example, assuming that there are 24 control signals required for calculation, a matrix of 512 signals in the input direction (Y-axis) and 24 signals in the output direction (X-axis) is configured as shown in Figure 1, and the ROM
It is necessary to do so.

いま、ROMの構成ゲートとして第2図のようなワイア
ードORゲート(PチャネルFETによるゲート)を用
いたとし、出力線2本に対し接地線を共用してROMを
構成するとする。
Assume now that a wired OR gate (a gate formed by a P-channel FET) as shown in FIG. 2 is used as a constituent gate of the ROM, and that the ROM is constructed by sharing a ground line with two output lines.

しかもアルミゲート(ポリシリコンなどのゲートでもよ
いが)によるFETを用いたと考える。
Moreover, it is assumed that an FET with an aluminum gate (although a gate of polysilicon or the like may also be used) is used.

このような構成のROMにおいて、例えば1ビツトの大
きさを24μ×28μとし、このパターン設計基準で第
1図及び第2図のROMをパターン化すると第3図の如
くなり、寸法a=48μ、b=28μであるから、Y軸
方向は28μ×512本=14336μ、X軸方向は 4 48μ×一本=576μとなり、ROMの占有面積は約
8.258−であるが、上記のようにY軸方向が14.
336mmと極端に大きく、集積回路化には不向きな長
さである。
In a ROM with such a configuration, for example, if the size of one bit is 24μ x 28μ, and the ROM shown in FIGS. 1 and 2 is patterned using this pattern design standard, the result will be as shown in FIG. Since b = 28μ, the Y-axis direction is 28μ x 512 lines = 14336μ, the X-axis direction is 448μ x 1 line = 576μ, and the occupied area of the ROM is approximately 8.258-, but as mentioned above, Y The axial direction is 14.
The length is extremely large at 336 mm, making it unsuitable for integrated circuit implementation.

また技術的に開発されても量産化は不可能なものである
Furthermore, even if technologically developed, mass production is impossible.

そこで、少しでもROMの一辺の長さが短かくなり、各
辺を均等化する努力は従来からなされており、例えば前
述例の512ステップROMは9人力信号を3入力と6
人力とに分けて8ステツプと64ステツプとに分割し、
その代り1出力につき8オアで所望の出力を得るような
考え方がある。
Therefore, efforts have been made to shorten the length of one side of the ROM and equalize each side. For example, the 512-step ROM in the above example has 9 human input signals, 3 inputs and 6 inputs.
Divided into 8 steps and 64 steps according to human power,
Instead, there is an idea of obtaining the desired output with 8 ors per output.

第4図はその方法を示したROMの例であり、第5図a
はその1出力に対する具体的回路例、第5図すばこれを
パターン化した場合の回路の一部を示している。
Figure 4 is an example of a ROM showing this method, and Figure 5a
5 shows a specific circuit example for one output, and a part of the circuit when this is patterned.

このものにあっては、8ステツプコントロ一ル信号と6
4ステツプコントロ一ル信号との積をROMで行なわせ
て出力を得るようにしているが、出力としてば512ス
テツプとなり、所望のコントロール信号は得られる。
In this case, there are 8 step control signals and 6 step control signals.
The output is obtained by multiplying it with a 4-step control signal in the ROM, but the output is 512 steps, and the desired control signal can be obtained.

その理由を32ステツプを例にとり、以下具体的に説明
する。
The reason for this will be explained in detail below using 32 steps as an example.

いま、基本的に第1図と対応する第6図において、出力
O1ば であったとする。
Now, assume that in FIG. 6, which basically corresponds to FIG. 1, the output is O1.

この場合出力OKは次のように変形できる。In this case, the output OK can be transformed as follows.

従ってA、Bの二人カデコーダをつくり、またC、D、
Eの三人カデコーダをつくり、ROMで論理をとっても
よい。
Therefore, create a two-person decoder for A and B, and also create a two-person decoder for C, D,
You can also create a three-person E decoder and use ROM to perform the logic.

この場合ROMは第1図となり、その具体回路を第8図
に示す。
In this case, the ROM is shown in FIG. 1, and its specific circuit is shown in FIG.

即ち、ここで3’=CDE、0=AB、1=AB。That is, here 3'=CDE, 0=AB, 1=AB.

2=AB、3=ABであるから、(3)式はとなり、(
2)式と全く同じとなる。
Since 2=AB and 3=AB, equation (3) becomes (
2) It is exactly the same as formula.

出力02についても同じことで、 では、 第6図におい となり、第7図では となり、(5)式と全く同じになる。The same goes for output 02, So, Figure 6 Smell So, in Figure 7, This is exactly the same as equation (5).

出力03についても同じことで、第6図においては ゆえに となり、第7図では ゆえに となり、(7)式と全く同じになる。The same is true for output 03, and in Figure 6 therefore So, in Figure 7, therefore This is exactly the same as equation (7).

ただし よって25人力(32ステツプ)のROMは第6図でも
よく、第7図でもよいことが明らかとなる。
However, it is clear that the ROM of 25 manpower (32 steps) may be the one shown in FIG. 6 or the one shown in FIG. 7.

しかして第4図、第5図に示すROM、の場合、X軸に
関しては、24X8=192本、Y軸に関してば8+6
4=72信号となり、さぎの設計基準でパターン配置を
行なうと、X軸方向は28μX64+12μX8=18
88μとなる。
In the case of the ROM shown in Figs. 4 and 5, 24 x 8 = 192 on the X axis and 8 + 6 on the Y axis.
4=72 signals, and if the pattern is arranged according to the Sagi design standard, the X-axis direction will be 28μX64+12μX8=18
It becomes 88μ.

これはROMの占有面積が約8.7 maとなって、さ
きの例より若干太きいが、X軸またはY軸方向の長さが
共に短かくなり、集積回路化に適したものとなる。
In this case, the area occupied by the ROM is approximately 8.7 ma, which is slightly larger than the previous example, but the length in both the X-axis and Y-axis directions is short, making it suitable for integrated circuit implementation.

しかし計算機などのROMは、このほかにコントロール
フリップフロップなどの周辺回路を1半導体チップ内に
入れることが多く、また本例でもデコーダが入るため、
4.608mmX 1.8887n7ILのROMはあ
まりにも大きな占有面積となり、生産性は低下し、製品
のコスト高を招くものである。
However, in ROMs for computers, peripheral circuits such as control flip-flops are often included in one semiconductor chip, and in this case, a decoder is also included, so
A 4.608mm x 1.8887n7IL ROM occupies an excessively large area, reducing productivity and increasing product costs.

この原因は、ROMの出力線2本に対し1本の接地線を
共用しているため、出力線の数に対応して接地線の数が
増加し、全体として接地線の占有面積がかなりの割合を
占めるからである。
The reason for this is that one ground wire is shared for each two output wires of the ROM, so the number of ground wires increases in proportion to the number of output wires, and the area occupied by the ground wires as a whole is quite large. This is because it accounts for a large proportion.

本発明は上記実情に鑑みてなされたもので、隣接する不
使用の出力線を接地線(電源線)として用いることによ
り、従来特に設けた接地線を不要化し、以って半導体チ
ップ内における占有面積の低減化がはかれ、かつ集積回
路化が良好に行なえるROM等のマトリックス回路を提
供しようとするものである。
The present invention has been made in view of the above-mentioned circumstances, and by using an adjacent unused output line as a ground line (power line), it is possible to eliminate the need for a ground line that has been specially provided in the past, thereby making it possible to It is an object of the present invention to provide a matrix circuit such as a ROM that can be reduced in area and can be easily integrated into a circuit.

以下図面を参照して本発明の詳細な説明する。The present invention will be described in detail below with reference to the drawings.

その構成は、X入力つまり2X=mステップのROMを
構成する場合、2Xを2x−yと2yとに分割し、Xと
yとにばx −y≦yなる関係をもたせて出力を2x−
y個のワイアーFORをとり、しかも2yのマトリック
ス状に組んだROMを構成して、そのROMゲ゛−トの
一方にば2x−y個のスイッチング素子を介して2分岐
し、その一方をROM外部の出力ラインへ、そして他方
を負荷素子を介して一方の電源側に接続し、ROMゲー
トの他方を2x−yのスイッチング素子を介して他方の
電源(接地)側に接続し、前記一方の電源側のスイッチ
ング素子の入力信号には、n番目のゲートの場合、出力
側が2x−y信号のうちのn番目の信号を、前記他方の
電源(接地)側のスイッチング素子の入力には、n +
1番目或いはn−1番目の信号を供給してコントロー
ルした構成において、あたかも他方の電源(接地)線が
あるかのように、成立するゲートの隣り、隣りへと順次
シフトしていくよう(こし、実際のパターン構成におい
ては他方の電源(接地)線がないROMとしたものであ
る。
Its configuration is, when constructing a ROM with X input, that is, 2X=m steps, to divide 2X into 2x-y and 2y, and to set the relationship between X and y such that x-y≦y, and to output 2x-
A ROM is constructed by taking y wires FOR and arranging them in a 2y matrix. One of the ROM gates is branched into two via 2x-y switching elements, and one of them is connected to the ROM. The other side of the ROM gate is connected to one power supply side via a load element, and the other side of the ROM gate is connected to the other power supply (ground) side via a 2x-y switching element. In the case of the nth gate, the input signal of the switching element on the power supply side is the nth signal of the 2x-y signals on the output side, and the input signal of the switching element on the other power supply (ground) side is the nth signal. +
In a configuration controlled by supplying the 1st or (n-1)th signal, as if there was another power supply (ground) line, the signal would be sequentially shifted to the next to the gate that is established. In the actual pattern configuration, this is a ROM without the other power supply (ground) line.

第9図にこのROMの一例として512ステツプのPチ
ャネルFETによるROMを示す。
FIG. 9 shows, as an example of this ROM, a 512-step P-channel FET ROM.

即ち各出力線にそれぞれ介在されたトランジスタQll
〜Q18・Q21〜Q28パ°°°°°Q24I〜Q2
48ばそれぞれ前記2x−y個のトランジスタを示し、
これらトランジスタと1つずつずれたトランジスタT1
1〜T18.T21〜T28.・・・・・・T241〜
T248ばそれぞれ他の2x−y個のトランジスタを示
す。
That is, a transistor Qll is interposed in each output line.
~Q18・Q21~Q28 pa°°°°°Q24I~Q2
48 each represent the 2x-y transistors,
Transistor T1 shifted by one from these transistors
1-T18. T21-T28. ......T241~
T248 each represent the other 2x-y transistors.

隣接出力線間に選択的に設けられたトランジスタTR,
、。
a transistor TR selectively provided between adjacent output lines;
,.

TR,2,・・・・・・TR56・・・・・・ば64入
力11〜164の対応する入力線で駆動されて隣接する
出力線間を接続するためのものである。
TR, 2, . . . TR56 . . . 64 are driven by corresponding input lines of inputs 11 to 164 to connect adjacent output lines.

2x−y個の入力11〜■8に対応する出力線はそれぞ
れ接続されてワイアードOR回路11.〜1124が形
成されている。
The output lines corresponding to the 2x-y inputs 11 to 8 are connected to each other to form a wired OR circuit 11. ~1124 are formed.

これらワイアードOR回路11□〜11□4は負荷MO
Sトランジスタ12□〜1224を介してVDD電源に
接続されると共に、出力O1〜024を送出するように
なっている。
These wired OR circuits 11□ to 11□4 are the load MO
It is connected to the VDD power supply via S transistors 12□-1224, and outputs O1-024 are sent out.

VGG電源は負荷MO8I−ランジスタ121〜12□
4のゲートバイアス用である。
VGG power supply is load MO8I - transistor 121~12□
This is for gate bias of No. 4.

出力線の反対側端部は接地線GNDに共通に接続されて
いる。
Opposite ends of the output lines are commonly connected to a ground line GND.

以上の構成でなるROMと第5図に示す従来のROMと
の間で犬ぎく異なる点は、第5図で用いているワイアー
ドOR(入力115123・・・ia4に対するゲート
)の接地線が全くない点である。
The major difference between the ROM with the above configuration and the conventional ROM shown in Figure 5 is that there is no ground wire for the wired OR (gate for input 115123...ia4) used in Figure 5. It is a point.

この第9図のROMにおいてトランジスタQ。In this ROM of FIG. 9, transistor Q.

のあるゲートを動作させるときは、トランジスタQl□
がオンである必要がある。
When operating a certain gate, transistor Ql□
must be on.

この場合、入力■1 がマイナス電圧であることからト
ランジスタT’ttもオンしているから、64ステツプ
論理ゲートの例えばトランジスタTR,、をオンさせれ
ば、Q、→TR41−+Tllなるゲートが形成され、
ROMが構成できるわけである。
In this case, since the input (1) is a negative voltage, the transistor T'tt is also on, so if we turn on, for example, the transistor TR, of the 64-step logic gate, a gate Q, → TR41-+Tll is formed. is,
This means that a ROM can be configured.

即ち第9図の例では、動作するゲートの右隣り(左隣り
でもよい)のラインが接地となり、ワイアードORゲー
トが成立する。
That is, in the example shown in FIG. 9, the line to the right (or to the left) of the operating gate is grounded, and a wired OR gate is established.

このようにするとROMの大きさは大巾に低減できる。In this way, the size of the ROM can be greatly reduced.

つまり、接地専用線を見かけ上除いた512ステップR
OMの大きさは、前述したパターンの設計基準でパター
ン配置すると、ビット当りの大きさが、接地線を除くか
ら16μ×28μとなる。
In other words, 512 step R with the grounding dedicated line apparently removed.
If the pattern is arranged according to the pattern design criteria described above, the size of the OM will be 16μ×28μ, excluding the ground line.

このためその占有面積は、X軸が16μ×24出力×8
オア+16μ=3088μ、Y軸が28μ×64信号+
12μ×8信号+12μ×8信号=1984μとなり、
占有面積で約6.127mJとなり、第2図の例よりも
面積で25.8%の低下、第5図の例よりも面積で約2
9.6%の低下が可能となる。
Therefore, its occupied area is 16μ x 24 outputs x 8 on the X axis.
OR+16μ=3088μ, Y axis is 28μ×64 signals+
12μ×8 signal + 12μ×8 signal = 1984μ,
The occupied area is approximately 6.127 mJ, which is a 25.8% decrease in area compared to the example in Figure 2, and approximately 2% in area compared to the example in Figure 5.
A reduction of 9.6% is possible.

しかも一辺の長さが3.09mm、 1.98關とな
り、かなり小さくかつ均等化されるため、集積回路化に
は最適なROMとなる。
Moreover, the length of each side is 3.09 mm, which is 1.98 mm, which is quite small and uniform, making it an optimal ROM for integrated circuits.

次に上記構成のROMの動作を、第10図及び第11図
に示す32ステップROMを例にとり説明する。
Next, the operation of the ROM having the above configuration will be explained by taking the 32-step ROM shown in FIGS. 10 and 11 as an example.

なお第10図において14.15はデコーダ、−重丸及
び二重丸はスイッチグ素子、コードとしての07ば0番
地、1′は4番地、2′は8番地、3′は12番地、4
′は16番地、5′は20番地、6′は24番地、7′
は28番地に対する。
In Fig. 10, 14.15 is a decoder, - heavy circles and double circles are switching elements, 07 as a code is address 0, 1' is address 4, 2' is address 8, 3' is address 12, 4
' is number 16, 5' is number 20, 6' is number 24, 7'
is for address 28.

また第11図において使用したスイッチング素子は凡て
PチャネルFETを示す。
Furthermore, all switching elements used in FIG. 11 are P-channel FETs.

しかして、いまアドレスが22番地とすると、入力A=
O、B=1゜C=1 、D=O、E=1が供給されるこ
とになる。
However, if the address is now 22, input A=
O, B=1°C=1, D=O, E=1 will be supplied.

するとデコーダ14の出力2のみが”0″レベル(−B
ボルト)、他ば“1″レベル(接地レベル)となり、ま
たデコーダ15の出力ばp/のみが0”レベル、他は1
”レベルとなる。
Then, only the output 2 of the decoder 14 becomes "0" level (-B
volts), others are at "1" level (ground level), and only the output of the decoder 15 is at "0" level, and the others are at "1" level.
“It becomes a level.

このためROMのトランジスタQ、l、Q、。For this reason, the transistors Q, l, Q, of the ROM.

、Q、4 s Q2□。G22 s G24 、G31
s G32 s G34はオフし・ トランジスタQ
43 s G23 s Q3sがオンとなる。
, Q, 4 s Q2□. G22 s G24 , G31
s G32 s G34 is off・Transistor Q
43 s G23 s Q3s turns on.

またトランジスタT113 T12 、T14 s T
2□、T22.T24゜T31 j T323 T14
3 T94もオフし、T139 T233T33がオン
する。
Also, the transistors T113 T12 and T14 s T
2□, T22. T24゜T31 j T323 T14
3 T94 is also turned off and T139 T233T33 is turned on.

なお第11図において丸で囲ったものがオンしたトラン
ジスタを示す。
Note that in FIG. 11, the transistors that are circled are turned on.

一方、23人力つまり8人力信号(デコーダ15の出力
信号)は出力51のみがOnであるため、トランジスタ
TR7,TR23,TR24,TR25がオンし、その
他のトランジスタはオフとなる。
On the other hand, since only the output 51 of the 23-power, 8-manpower signal (output signal of the decoder 15) is on, transistors TR7, TR23, TR24, and TR25 are turned on, and the other transistors are turned off.

従ってG23 TR7T23なるゲート回路のみが形
成され、出力02は接地レベル即ち°°1”レベルとな
るが、出力O1,03は負荷MOSトランジスタ12、
、123による電源VDDでそれぞれ1107ルベル
となる。
Therefore, only the gate circuit G23TR7T23 is formed, and the output 02 becomes the ground level, that is, the °°1" level, but the outputs O1 and 03 are connected to the load MOS transistor 12,
, 123 and the power supply voltage VDD is 1107 lbs.

これは出力01〜03が前述の(1)〜(2)式で与え
られ出力02のみが“1″レベルとなることから一致し
ている。
This is consistent because outputs 01 to 03 are given by equations (1) to (2) above, and only output 02 is at the "1" level.

ここで注意すべきは、図示のゲート053 G79G1
1が成立するとき、その右となりのゲートG4゜G3.
G12が接地レベルとなることである。
It should be noted here that the gate 053 G79G1 shown in the diagram
1 holds, the gate to the right of G4°G3.
G12 becomes the ground level.

本実施例ではこのような条件をつくるため、図示したト
ランジスタQ1.〜Q、4. G2.〜Q24 s G
31〜G34に対応して接地レベル側にトランジスタT
’tt〜T143 T21〜T24 j T31〜T3
4を設け、そしてデコーダ14による出力信号0.L2
,3により開閉動作するようにしている。
In this embodiment, in order to create such conditions, the illustrated transistor Q1. ~Q, 4. G2. ~Q24 s G
A transistor T is connected to the ground level side corresponding to G31 to G34.
'tt~T143 T21~T24 j T31~T3
4, and the output signal 0.4 by the decoder 14 is provided. L2
, 3 for opening/closing operation.

つまりゲートのn番目Gnが動作する場合、必ず隣りの
ゲートGn + I(Gn −tでもよい)が接地レベ
ルとなるようになっており、これをゲート兼接地ライン
とするため、デコーダ15による出力信号0′〜7′の
出力線のうち選択された出力線により、対応するトラン
ジスタを駆動し、決められた出力線のみ隣りのラインに
接続すると共に接地ラインに接続し、出力0l−03を
得るのである。
In other words, when the n-th gate Gn operates, the adjacent gate Gn + I (Gn - t is also acceptable) is always at the ground level, and in order to use this as a gate and ground line, the output from the decoder 15 The corresponding transistor is driven by the output line selected from among the output lines of signals 0' to 7', and only the determined output line is connected to the adjacent line and to the ground line to obtain output 0l-03. It is.

第12図は、アドレスが13番地で、入力A−1、B=
O、C=1 、D=1 、E=Oが供給され、出力0.
=1.02=1.03=1を得る場合の動作説明図、第
13図はアドレスが27番地で、入力A=1 、B=1
、C=0.D=1.E=1が供給され、出力0.=0
.02=1.03=1を得る場合の動作説明図である。
In Figure 12, the address is 13, and inputs A-1, B=
O, C=1, D=1, E=O are supplied, and the output is 0.
Figure 13 is an explanatory diagram of the operation when obtaining =1.02=1.03=1, the address is 27, input A=1, B=1
, C=0. D=1. E=1 is supplied, output 0. =0
.. FIG. 2 is an explanatory diagram of the operation when obtaining 02=1.03=1.

なおゲートが゛1″レベルとなる番地は下記のとうりで
ある。
The address where the gate is at the "1" level is as follows.

上記のようなROMであると、出力数が多いほどメリッ
トが大きくなり、例えば512ステップROMで出力2
4本を要するとき、ゲートをP+拡散層でパターン配置
すると、P+拡散層の数が従来のものでは(8オア+4
接地)×24出力=288本となるが、本実施例によれ
ば8オア×24出力+1本=193本となり、大巾なチ
ップサイズ縮少化が可能となる。
For ROMs like the one above, the greater the number of outputs, the greater the benefit; for example, a 512-step ROM with 2 outputs.
When 4 gates are required, if the gate is patterned with P+ diffusion layers, the number of P+ diffusion layers will be 8 OR + 4 compared to the conventional one.
(ground) x 24 outputs = 288 lines, but according to this embodiment, the number becomes 8 ORs x 24 outputs + 1 line = 193 lines, making it possible to significantly reduce the chip size.

なお以上では、−Eボルトを″0″レベル、接地を″1
″レベルとする正論理で説明したが、負論理化すること
もできる。
In the above, the -E bolt is set to the "0" level and the ground is set to the "1" level.
Although the explanation has been made using positive logic with the `` level, it is also possible to use negative logic.

またPチャネルFETのみのレシオ回路で説明したが、
NチャネルFET或いはレシオレス(Ratio −1
ess)回路、またP及びNチャネルFETの混合形、
更にはバイポーラ素子を用いてもよい。
Also, although I explained it using a ratio circuit with only a P-channel FET,
N-channel FET or ratioless (Ratio -1
ess) circuit, also a mixture of P and N channel FETs,
Furthermore, a bipolar element may be used.

また電源として、接地ラインの代りにプリチャージ用に
用いる同期信号(クロックパルスなど)などでもよく、
VDD、VGGの代りに同期信号(クロックパルスやス
トローブ信号など)でもよい。
Also, as a power source, a synchronous signal (such as a clock pulse) used for precharging may be used instead of the ground line.
A synchronizing signal (such as a clock pulse or strobe signal) may be used instead of VDD or VGG.

即ち第14図は、負荷MO8をPチャネル、他のスイッ
チング素子をNチャネルFETで構成して相補MOS形
とし、電源系統にクロックパルスφ、φを用いた32ス
テップROMである。
That is, FIG. 14 shows a 32-step ROM in which the load MO8 is a P-channel, the other switching elements are N-channel FETs, and are of complementary MOS type, and the power supply system uses clock pulses φ and φ.

このクロックパルスを電源に用いた場合は電力消費が小
となる利点がある。
When this clock pulse is used as a power source, there is an advantage that power consumption is small.

第15図は相補MOS形のROMの他の例で、第14図
のPとNの関係を逆にしたものである。
FIG. 15 shows another example of a complementary MOS type ROM, in which the relationship between P and N in FIG. 14 is reversed.

第16図ばE/DMO8すなワチエンハンスメントーデ
フリーション形MO8化したもの、第17図は負荷素子
としてダイオードを用いたもの、第18図は負荷素子と
して抵抗、スイッチング素子としてバイポーラトランジ
スタを用いたものである。
Figure 16 shows an E/DMO8, which is an enhancement-deflation type MO8, Figure 17 shows one that uses a diode as a load element, and Figure 18 shows one that uses a resistor as a load element and a bipolar transistor as a switching element. It was there.

なお前述の例と対応した個所には同一符号を付して説明
を省略する。
Note that the same reference numerals are given to the parts corresponding to those in the above-mentioned example, and the description thereof will be omitted.

また本発明においては、前述の一般的なステップROM
を例にとったが、ROMを駆動するデコーダ(例えばデ
コーダ14.15)や表示デコーダ、或いはランダムゲ
ートをメツシュ状(マトリックス状)に組んだ論理回路
などにも適用できるものである。
Further, in the present invention, the above-mentioned general step ROM
is taken as an example, but it can also be applied to a decoder for driving a ROM (for example, decoders 14 and 15), a display decoder, or a logic circuit in which random gates are arranged in a mesh (matrix) shape.

即ち第19図ないし第27図は、上記マトリックス回路
のうちデコーダの例を説明するためのもので、ここでは
一例として、4人力による16番地までのデコーダを示
す。
That is, FIGS. 19 to 27 are for explaining examples of decoders in the matrix circuit, and here, as an example, a decoder up to address 16 operated by four people is shown.

第19図は従来例、第20図は本発明の実施例でレシオ
形PチャネルMOSデコーダを示す。
FIG. 19 shows a conventional example, and FIG. 20 shows a ratio type P-channel MOS decoder according to an embodiment of the present invention.

この回路の特徴は、前述の例えば第9図の回路と比較し
て、トランジスタQll〜QHsQ24〜Q28.・・
・・・・Q241〜Q248に相当するトランジスタが
なく、また選択すべき出力線以外の出力線を接地線GN
Dに接続した点である。
The characteristics of this circuit are that the transistors Qll-QHsQ24-Q28 .・・・
...There is no transistor corresponding to Q241 to Q248, and the output lines other than those to be selected are connected to the ground line GN.
This is the point connected to D.

第21図は、第20図においてアドレスが1番地で、入
力A=1 、B=0.C=O、D=Oを供給し、出力0
1のみをO”レベルとし、他の出力を”1″レベルとす
る場合の動作説明図、第22図は同じく第20図におい
てアドレスが10番地で、入力A=O、B=1 、C=
O、D=1を供給し、出力010のみをt Ot”レベ
ルとし、他の出力を”1″レベルとする場合の動作説明
図である。
In FIG. 21, the address is 1 in FIG. 20, input A=1, B=0. Supply C=O, D=O, output 0
Figure 22 is an explanatory diagram of the operation when only 1 is set to O'' level and the other outputs are set to ``1'' level. Similarly, in Figure 20, the address is 10, and inputs A=O, B=1, and C=
FIG. 4 is an explanatory diagram of the operation when O, D=1 is supplied, only the output 010 is set to the tOt'' level, and the other outputs are set to the "1" level.

なお第21図、第22図において丸で囲ったスイッチン
グ素子はオンする状態を示す。
Note that in FIGS. 21 and 22, the circled switching elements indicate the ON state.

また論理は1”レベルを接地レベル f+Q ′ルーベ
ルをEボルトとする正論理で示しである。
The logic is shown in positive logic where the 1'' level is the ground level f+Q' and the level is E volt.

また第23図は、レシオレス(Rat 1o−1ess
)形のPチャネルMOSデコーダとして構成した場合
の例、第24図は相補MOS形としたデコーダ、第25
図は相補MOS形としたデコーダの他の例、第26図は
E/DMO8形としたもの、第27図はダイオード負荷
によるPチャネルMOSデコーダを示している。
Also, Figure 23 shows the ratioless (Rat 1o-1ess)
)-type P-channel MOS decoder, FIG. 24 shows a complementary MOS-type decoder, and FIG.
The figure shows another example of a complementary MOS decoder, FIG. 26 shows an E/DMO8 type decoder, and FIG. 27 shows a P-channel MOS decoder with a diode load.

また各スイッチング素子をバイポーラトランジスタで形
成することもできる。
Furthermore, each switching element can also be formed of a bipolar transistor.

以上のデコーダ回路を見て気のつくことは、第19図で
用いた接地線が減少するほか、スイッチング素子の数が
、第19図では80個用いているが、本実施例によるデ
コーダでは66個となり、素子数が17.5%の低下す
るというメリットが、占有面積縮少のほかに得られると
いうことである。
Looking at the decoder circuit above, you will notice that the number of grounding wires used in Fig. 19 is reduced, and the number of switching elements is 80 in Fig. 19, but 66 in the decoder according to this embodiment. This means that the number of elements is reduced by 17.5%, which is an advantage in addition to the reduction in occupied area.

以上説明した如く本発明によれば、従来マトリックスの
出力線間に必要とされた接地ライン(電源線)が不要化
され、出力線をゲート兼電源線として用いることができ
るので、集積回路化した場合に占有面積の縮少化がはか
れ、また形状が従来のものより長手形状とならず正方形
に近くなるので集積回路化に適し、また隣りの出力線を
接地(電源)ラインとして用いるので、配線間でクロス
オーバーしたり構成が複雑化されたりすることのないマ
トリックス回路が提供できるものである。
As explained above, according to the present invention, the ground line (power supply line) that was conventionally required between the output lines of the matrix is no longer necessary, and the output line can be used as a gate and power supply line, so that it is possible to integrate the integrated circuit. In addition, the shape is less elongated and more square than conventional ones, making it suitable for integrated circuits, and the adjacent output line is used as a ground (power supply) line. It is possible to provide a matrix circuit that does not cause crossover between wirings or complicate the configuration.

【図面の簡単な説明】[Brief explanation of drawings]

第1図は従来の512ステップROMを示すブロック図
、第2図は同ROMの詳細図、第3図は同ROMのパタ
ーン配置図、第4図は従来の他の512ステップROM
を示すブロック図、第5図aは同ROMの詳細図、第5
図すは同ROMの一部パターン配置図、第6図は第1図
に対応する32ステップROMの概略配線図、第7図は
第4図に対応する32ステップROMの概略配線図、第
8図は同ROMの詳細図、第9図は本発明の一実施例の
詳細回路図、第10図は同回路に対応する32ステップ
ROMの概略配線図、第11図ないし第13図は同RO
Mの動作説明図、第14図ないし第18図は同ROMの
変形例を示す回路図、第19図は従来のデコーダ回路図
、第20図は本発明の他の実施例のデコーダ回路図、第
21図及び第22図は同回路の動作説明図、第23図な
いし第27図は同回路のそれぞれ変形例を示す回路図で
ある。 Ql、〜QB3 s Q21〜Q、8jQ241〜Q2
48・・・・・・スイッチング素子、Ttt”””Tt
s s TR1〜TR8゜TR1〜T248・・・・・
・スイッチング素子、TR1〜TR,・・・・・・スイ
ッチング素子、111〜1124・・・・・・ワイアー
ドOR,121〜1224・・・・・・負荷MO8素子
、14,15・・・・・・デコーダ、GND・・・・・
・接地線。
Figure 1 is a block diagram showing a conventional 512-step ROM, Figure 2 is a detailed diagram of the ROM, Figure 3 is a pattern layout diagram of the ROM, and Figure 4 is another conventional 512-step ROM.
Figure 5a is a detailed diagram of the ROM.
6 is a schematic wiring diagram of a 32-step ROM corresponding to FIG. 1, FIG. 7 is a schematic wiring diagram of a 32-step ROM corresponding to FIG. 4, and FIG. 9 is a detailed circuit diagram of an embodiment of the present invention, FIG. 10 is a schematic wiring diagram of a 32-step ROM corresponding to the same circuit, and FIGS. 11 to 13 are a detailed diagram of the ROM.
14 to 18 are circuit diagrams showing modified examples of the ROM, FIG. 19 is a conventional decoder circuit diagram, and FIG. 20 is a decoder circuit diagram of another embodiment of the present invention. 21 and 22 are explanatory diagrams of the operation of the same circuit, and FIGS. 23 to 27 are circuit diagrams showing modifications of the same circuit, respectively. Ql, ~QB3 s Q21~Q, 8jQ241~Q2
48...Switching element, Ttt"""Tt
s s TR1~TR8°TR1~T248...
・Switching element, TR1-TR,... Switching element, 111-1124... Wired OR, 121-1224... Load MO8 element, 14, 15...・Decoder, GND...
・Grounding wire.

Claims (1)

【特許請求の範囲】 1 ■出力端子01と、■前記出力端子に第1の電位V
DDを供給する手段121と、■第2の電位GNDが供
給される基準ラインと、■前記基準ラインと前記出力端
子との間に、お互いに直列に接続される、前記出力端子
側の第1スイッチング手段Q1□と前記基準ライン側の
第2スイッチング手段Tttとを有する第1列線と、■
前記基準ラインと前記出力端子との間に、お互いに直列
に接続される、前記出力端子側の第3スイッチング手段
Q13と前記基準ライン側の第4スイッチング手段T1
2とを有する第2列線と、■前記第1スイッチング手段
と前記第3スイッチング手段とを含み、前記第1スイッ
チング手段の0N−OFF制御用第1入力信号■2を伝
える第1人力線と、前記第3スイッチング手段の0N−
OFFFF制御用第2信力信3を伝える第2人力線とを
有する第1デコーダ回路と、0前記第2スイッチング手
段と前記第4スイッチング手段とを含み、前記第2スイ
ッチング手段の0N−OFFFF制御用第3信力信1を
伝える第3入力線と、前記第4スイッチング手段の0N
−OFFFF制御用前記第1信力信2を伝える第4入力
線とを有する第2デコーダ回路と、■前記第1スイッチ
ング手段と前記第2スイッチング手段との接続点と前記
第3スイッチング手段と前記第4スイッチング手段との
接続点との間に、選択的に設けられて接続される第5ス
イッチング手段T R4,と、この第5スイッチング手
段の0N−OFFFF制御用第5信力信2を伝える第5
入力線とを有するROMと;を備え、前記第1人力信号
、前記第5人力信号に応じ、前記第4スイッチング手段
、前記第5スイッチング手段、前記第1スイッチング手
段を介し、前記出力端子と前記基準ラインとが接続され
るよう構成されることを特徴とする、ROII能を有す
るマトリックス回路。 2 ■2N(Nは整数)本の出力端子を有する出力線群
と、■前記各出力端子に第1の電位を供給する手段と、
■第2の電位が供給される基準ラインと、■前記各出力
端子と前記基準ラインとの間に接続され、前記各出力端
子に夫々が対応する2N(Nは整数)本の列線と、■前
記各列線間に選択して設けられる第1スイッチング手段
と、■前記各列線の、前記第1スイッチング手段と前記
基準ラインとの間の部分に介挿される、第2スイッチン
グ手段と、■前記第1スイッチング手段の0N−OFF
制御用入力信号を伝える少なくとも一対の入力線と前記
第2スイッチング手段の0NOFF制御用入力信号を伝
える一対の入力線とを有する入力線群と;を備え、前記
第1スイッチング手段、前記第2スイッチング手段の制
御に応じ、前記出力端子と前記基準ラインとが接続され
るよう構成されることを特徴とする、デコーダ機能を有
するマトリックス回路。
[Claims] 1. ■ Output terminal 01 and ■ a first potential V at the output terminal.
(1) a reference line to which the second potential GND is supplied; and (2) a first reference line on the output terminal side connected in series between the reference line and the output terminal. a first column line having a switching means Q1□ and a second switching means Ttt on the reference line side;
A third switching means Q13 on the output terminal side and a fourth switching means T1 on the reference line side are connected in series between the reference line and the output terminal.
(1) a first human power line that includes the first switching means and the third switching means and transmits a first input signal for ON-OFF control of the first switching means (2); , 0N- of the third switching means
a first decoder circuit having a second human power line for transmitting a second power signal 3 for OFFFF control; the second switching means and the fourth switching means; a third input line for transmitting a third input signal 1, and a 0N input line for the fourth switching means.
- a second decoder circuit having a fourth input line for transmitting the first power signal 2 for OFFFF control; (1) a connection point between the first switching means and the second switching means; A fifth switching means T R4 is selectively provided and connected between the connection point with the fourth switching means, and transmits a fifth signal 2 for ON-OFF control of the fifth switching means. Fifth
a ROM having an input line; and in response to the first human power signal and the fifth human power signal, the output terminal and the A matrix circuit having ROI function, characterized in that it is configured to be connected to a reference line. 2) an output line group having 2N (N is an integer) output terminals, and - means for supplying a first potential to each of the output terminals;
(2) a reference line to which a second potential is supplied; (2) 2N (N is an integer) column lines connected between each of the output terminals and the reference line, each corresponding to each of the output terminals; (1) a first switching means selectively provided between each column line; (2) a second switching means inserted in a portion of each column line between the first switching means and the reference line; ■ON-OFF of the first switching means
an input line group having at least one pair of input lines for transmitting a control input signal and a pair of input lines for transmitting a 0NOFF control input signal for the second switching means, the first switching means, the second switching means 1. A matrix circuit having a decoder function, characterized in that the output terminal and the reference line are connected according to control of a means.
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