JPS5847785B2 - バツフア−記憶制御方式 - Google Patents

Description

【発明の詳細な説明】 本発明は多重構造のオペレーティングシステムの管理下
で運用されるコンピュータにおけるバツファ一記憶装置
の制御方式に関する。

一般に、最近のコンピュータのオペレーティングシステ
ムは数種類のオペレーティングシステムを多重構造化し
て使用する傾向にあり、そのためオペレーティングシス
テムのそれぞれに最適なページサイズを実現するバツフ
ァ一制御方式の必要性が生じている。

現在の中規模のコンピュータにおけるバツファ一記憶の
構成は第１図に示される程度であり、図においてバツフ
ァ一記憶はディレクトリーと同じアドレス容量をもち、
主記憶装置と１フロック単位でデータ転送され、必要と
するデータがバツファ−記憶に存在するか否かについて
はディレクトリーに対してアドレス照会することにより
実施される。

バツファ−記憶は４バンク×６４カラム又は４バンク×
１２８カラムのように構成され、■ブロックはデータ転
送の最小単位で例えば３２バイト、６４バイトなどの様
に構成される。

ページサイズはバツファ一記憶の容量が４バンク×６４
カラムのとき２Ｋバイト、４バンク×１２８カラムのと
き４Ｋバイトのようにバツファ一記憶のアクセスは実ア
ドレスで行なう必要があり、かつ仮想記憶方式をとるシ
ステムではアドレス変換と並行してバソファーアクセス
を行なうのが効率的である為、アドレス変換されないビ
ットによりバツファアクセスを行なうのが通例である。

その為ページサイズが２Ｋバイトの時はバツファアドレ
ス（カラム）は例えば最大６４カラム、４Ｋバイトの時
は最大１２８カラムに制限される。

ここで、ページサイズが異なるオペレーティングシステ
ムの多重構造においては、上位のオペレーティングシス
テムから下位のオペレーティングシステムに移行する場
合にページサイズが例えば４Ｋバイトから２Ｋバイトに
変化するとき、バツファー記憶の容量もページサイズに
相応して小さくなり、４バンク×１２８カラムにより構
成されるバツファ一記憶では４バンク×６４カラムに縮
少しなければならない。

この反対に下位のオペレーティングシステムから上位の
オペレーティングシステムに移行する場合はページサイ
ズも、バツファ一記憶容量も先きの例と反対に大きいサ
イズに移行する。

このとき問題になるのはバツファ一記憶の増大分アドレ
スの有効性についてであり、一般に従来の方法ではバツ
ファ一記憶の各アドレスに対応して存在するデインクト
リーのフラグビットのデータの有効性を示すバリツドビ
ツドをバツファ一記憶の増大分について全アドレスにつ
いてリセットすることにより、バツファ−記憶の全アド
レス４バンク×１２８カラムを使用可能にすることがで
きる。

他の方法はバツファ一記憶の容量を見かけ上、半分の容
量に固定して４バンク×６４カラムとして使用する方法
があるが、上位のオペレーティングシステムの完全な機
能を発揮できない。

又前者の増大分アドレスのフラグビットのリセットにつ
いてはアドレス数が多く、リセットの時間が相当長くな
り、これら二つの方法は共に欠点がある。

本発明はかかる点に鑑み、前記従来の欠点を除去するこ
と、即ちページサイズの変化により必要なバツファ一記
憶の容量が変化しても、余分なリセット時間を不要とし
最適なバツファ一記憶の容量を提供することを目的とし
ており、この目的は本発明において、オペレーティング
システムによって異なるページサイズが互いに遷移する
とき、ページサイズの拡張方向への遷移を検出する手段
と、少なくとも一方向の遷移をカウントするカウンター
と、バツファ一記憶の各アドレスに対応したディレクト
リーにフラグビット部とを設け、ページサイズの遷移後
バツファ一記憶に新しく書き込む毎に、前記カウンター
の内容をディレクトリーのフラグビット部に転送し記憶
するようにして、前記ページサイズが拡張方向に遷移し
た後該ページサイズの拡張に対応するバツファ一記憶の
拡張部分の内容を読出すときは、そのディレクトリーの
内容と該カウンターの内容とを比較してバツファ一記憶
の内容の有効性を判別する手段を有することを特徴とす
るバツファ一記憶制御方式によって達せられる。

以下図面に従って本発明を詳細に説明する。

第２図は、本発明の一実施例を示す構成図であり、図に
おいてＢＤはディレクトリーでバツファ一記憶索引の為
のアドレス内容及びフラグビットＩＤを記憶する、ＢＳ
はバツファ一記憶、ＤＲはバツファ一記憶の読出しレジ
スク、ＷＳはバツファーの書込みレジスタ、ＷＤはディ
レクトリーの書込みレジスク、ＡＤＲは論理アドレスレ
ジスタ、ＴＳＲはアドレス変換機構により変換された実
アドレスを記憶するレジスク、ＴＬＢはＴＳＲの内容を
記憶しておき同じ論理アドレスがアクセスされたときア
ドレス変換せずに実アドレスを求めるための記憶装置で
ある。

まずバツファ一記憶の読出しについて順を追って説明す
る。

論理アドレスレジスターＡＤＲの下位ビットｌ２は実ア
ドレスであり、バツファ記憶ＢＳ及びディレクトリーＢ
Ｄのアドレス入力として送られそれぞれを読出す。

ＡＤＨの上位ビットｌ１は論理アドレスをアドレス変換
機構ＴＬＢ１ＴＳＲで実アドレスに変換されて実アドレ
スｌ ２’となり、ディレクトリーから読出された実ア
ドレスｌ３と比較回路ＣＭ１で比較される。

さらに、ページサイズが拡張方向に遷移するに伴い、バ
ツファ一記憶ＢＳの拡張部分に対し、ディレクトリーＢ
ＤのフラグビットＩＤに記憶されているデータとオペレ
ーティングシステムの状態識別カウンターＣＴＲの出力
ｌ５が比較回路ＣＭ２で照合され、共にそれぞれが一致
していた時に論理アドレスレジスタＡＤＨの示す論理ア
ドレスによる実アドレスのバツファ一記憶の内容が最終
的にバツファ一読出しレジスタＤＲに読出される。

ここで、ディレクトリーＢＤのフラグビットＩＤには第
３図に示すようにオペレーティングシステムの状態に合
わせて識別カウンターＣＴＲが歩進しており、そのカウ
ント数が記憶されているものとする。

即ち、識別カウンターＣＴＲはオペレーティングシステ
ム状態信号ｌ４を受信して、例えば小さいページサイズ
から大きいページサイズへの遷移を検出回路ＤＣにより
検出して、バツファ−記憶ＢＳが拡張使用されたことが
知れるように、識別カウンターＣＴＲでカウントする。

この時、小さいページサイズから大きいページサイズへ
の遷移をカウントしても、あるいは両方向の遷移をカウ
ントしても差し支えない。

こ＼で、上位オペレーティングシステムがページサイズ
４Ｋバイト、下位オペレーティングシステムがページサ
イズ２Ｋバイトとするとき、下位から上位への遷移をカ
ウントするものであり、バツファ一記憶が２Ｋバイトで
運用されていた状況から、４Ｋバイトに拡張すべきオペ
レーティングシステムへ移行したとき、その拡張された
２Ｋバイト分の各アドレスの有効性を識別する手段とし
て前記のカウント結果を記憶する識別カウンターＣＴＲ
の内容を、その拡張されたバツファ一記憶の２Ｋバイト
分の各アドレスに新しく書込む毎に対応するディレクト
リーのフラグビットＩＤとして書込むものである。

なおカウンターＣＴＲの内容をデイレク１−ＩＪＢＤの
４キロバイト分のアドレスに書込み、該バツファ一記憶
ＢＳの拡張された２キロバイトから読出される場合にの
み比較回路ＣＭ２を有効とすることでも差支えない。

バツファ一記憶への書込みにおいては、こ＼で提案して
いる有効性の識別の問題はなく、ディレクトリーを参照
してバツファ−記憶の空番地を探索して書込めばよい。

オペレーティングシステムの状態識別カウンターＣＴＲ
のデイレクｌ−ＩＪ−ＢＤへの書込みは、バツファ一記
憶ＢＳへの書込みに際して、バツファ一記憶ＢＳのアド
レスに対応するディレクトリーＢＤに書込みレジスクＷ
Ｄを経由して、フラグビット■Ｄとして書込む。

この書込み制御は、ディレクトリーのアドレス部や他の
制御ビット等と同じように取扱うことができるのでバツ
ファ一書込みに要する時間に影響を与えることはない。

なお、識別カウンターＣＴＲがオーバフローした場合は
、それ以後バツファ一記憶の容量を４バンク×６４カラ
ムに固定して、システムリセットによって前記カウンタ
ーがリセットされると最初の状態に戻る方法と、バツフ
ァ一記憶の半分の拡張される部分、即ち第６４〜１２７
カラムに相当するディレクトリーの各フラグビットＩＤ
をプログラムによってリセットする方法があるが、その
どちらかを事情によって選択できるようにすればよい。

又、ここでは、上位と下位の二重構造オペレーティング
システムについて説明しているが、ページサイズが異な
る多種のオペレーティングシステムの多重構造となって
も、ページサイズの遷移を検出して識別カウンターでカ
ウントし、その内容をディレクトリーのフラグビットと
して書込み、バツファ一読出しのとき照合することによ
りバツファ一記憶の読出しデータの有効性を判別するこ
とが可能である。

以上、本発明によれば多重構造のオペレーティングシス
テムにおいてページサイズが変化してもフラグビットと
カウンタ出力とをバツファ一記・１意の拡張部分からデ
ータを読出す場合に限り比較することにより、最適なバ
ツファ一記憶の容量を提供することが可能となる。

【図面の簡単な説明】

第１図はページサイズとバツファ−記憶装置の構戒を示
す概略図、第２図は本発明の一実施例を示す構成図、第
３図は識別カウンターのタイミング図である。 ＰＵ・・・・・・外部装置、ＢＳ・・・・・・バツファ
一記憶、ＢＤ・・・・・・ディレクトリー、ＷＤ・・・
・・・ディレクトリー書込みレジスタ、ＤＲ・・・・・
・バツファ一読出しレジスク、ＡＤＲ・・・・・・論理
アドレスレジス久ＣＴＲ・・・・・・識別カウンター、
ＤＣ・・・・・・検出回路、ＣＭ１，ＣＭ２・・・・・
・比較回路、■Ｄ・・・・・・フラグビット、ＴＬＢ，
ＴＳＲ・・・・・・アドレス変換機構、ｌ１・・・・・
・論理アドレス部出力、ｌ２．ｌ２’・・・・・・実ア
ドレス部出力、ｌ３・・・・・・ディレクトリーアドレ
ス部出力、ｌ４・・・・・・オペレーティングシステム
状態信号Ｊ’５・・・・・・識別カウンター出力、ｌ６
・・・・・・識別フラグ確認信号、ｌ７・・・・・・バ
ツファ−記憶読出ゲート信号、ｌ８・・・・・・書込み
レジスタ出力、ｌ９・・・・・・バツファ一記憶出力。

Claims (1)

【特許請求の範囲】
1. １ ページサイズが異なるオペレーティングシステムの
   多重構造の運用を許容するプロセッサーと主記憶装置と
   の中間にあってバソファーの役割をするバツファ一記憶
   装置と、ディレクトリーと、これらを制御するバツファ
   一記憶制御装置において、ページサイズの拡張方向への
   遷移を検出する手段と、カウンターと、前記ディレクト
   リーにフラグビツド部を設け、該カウンターはオペレー
   テ１′ングシステムによって異なるページサイズが互い
   に遷移するとき、少くとも一方向の遷移をカウントする
   ものにして、ページサイズの遷移後バツファ記憶に新し
   く書込む毎に、前記カウンターの内容を該デイレクｌ−
   ＩＪ−のフラグビット部に転送し、記憶するようにし
   て、前記ページサイズが拡張方向に遷移した後該ページ
   サイズの拡張に対応するバツファ一記憶の拡張部分の内
   容を読出すときは、そのディレクトリーのフラグビット
   部の内容と該カウンターの内容と比較してバツファ一記
   憶の内容の有効性を判別する手段を有することを特徴と
   するバツファ一記憶制御方式。