JPS5840370B2 - Zoufuku Cairo - Google Patents
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- JPS5840370B2 JPS5840370B2 JP49100516A JP10051674A JPS5840370B2 JP S5840370 B2 JPS5840370 B2 JP S5840370B2 JP 49100516 A JP49100516 A JP 49100516A JP 10051674 A JP10051674 A JP 10051674A JP S5840370 B2 JPS5840370 B2 JP S5840370B2
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Description
【発明の詳細な説明】 本発明は、直接結合形多段振幅制限増幅回路に関する。[Detailed description of the invention] The present invention relates to a direct coupled multi-stage amplitude limiting amplifier circuit.
直結形多段増幅回路を、FMの中間周波増幅に用いると
、大信号入力時に入力波形の一方が駆動不足になり対称
性の失しなわれた出力波形が得られることかある。When a direct-coupled multistage amplifier circuit is used for FM intermediate frequency amplification, one of the input waveforms may be underdriven when a large signal is input, resulting in an output waveform that lacks symmetry.
まずこの原因を従来の回路例について説明する。First, the cause of this will be explained using a conventional circuit example.
第1図は振幅制限増幅回路の従来例を示す図である。FIG. 1 is a diagram showing a conventional example of an amplitude limiting amplifier circuit.
この回路は以下の様に動作する。入力端子17から増幅
用トランジスタ10ベースに加えられた入力信号はトラ
ンジスタ1とエミッタ結合しているトランジスタ2のコ
レクタから取り出される。This circuit operates as follows. An input signal applied from the input terminal 17 to the base of the amplifying transistor 10 is taken out from the collector of the transistor 2 whose emitter is coupled to the transistor 1.
そしてこの信号はエミッタホロワトランジスタ30ベー
スに加えられ、エミッタから抵抗22を介してトランジ
スタ50ベースへ加えられトランジスタ5とエミッタ結
合しているトランジスタ6のコレクタより取り出される
。This signal is then applied to the base of emitter follower transistor 30, from the emitter via resistor 22 to the base of transistor 50, and taken out from the collector of transistor 6 which is emitter-coupled with transistor 5.
バイヤス回路は、トランジスタ3のエミッタより抵抗2
3を介して、トランジスタ1,2、トランジスタ60ベ
ースへバイアスが供給されるように構成されている。The bias circuit connects resistor 2 from the emitter of transistor 3.
Bias is supplied to the transistors 1 and 2 and the base of the transistor 60 through the transistor 3.
このような利得制御回路においては、抵抗22は、利得
の損失を招(から大きな抵抗値を採ることができず、同
様に抵抗23も通常数百オームが選ばれている。In such a gain control circuit, the resistor 22 cannot have a large resistance value because of the loss of gain, and similarly, the resistor 23 is usually selected to have a resistance of several hundred ohms.
そのためエミッタホロワトランジスタのエミッタにおけ
る交流インピーダンスは、大きくても数百オームとなり
、大信号入力時にはトランジスタ3のエミッタにおける
信号波形の下側が駆動不足となり、対称性の失なわれた
出力波形が得られることとなる。Therefore, the AC impedance at the emitter of the emitter-follower transistor is several hundred ohms at most, and when a large signal is input, the lower side of the signal waveform at the emitter of transistor 3 is underdriven, resulting in an output waveform with no symmetry. It happens.
また上記バイアス抵抗22.23を半導体集積回路にお
いて拡散抵抗で作るには周知のごとく、抵抗値の絶対精
度をあげるには製造上限度があり、その抵抗値のバラツ
キが、トランジスタ5,60ベ一ス電位差を生じさせて
、振幅制限効果を劣fヒさせる原因となっている。Furthermore, as is well known, when the bias resistors 22 and 23 are made of diffused resistors in a semiconductor integrated circuit, there is a manufacturing limit to increase the absolute accuracy of the resistance value, and the variation in the resistance value is This causes a potential difference between the voltages and the voltage, which causes the amplitude limiting effect to deteriorate.
本発明の目的は、電源電圧の変化においても対称性の失
なわれていない出力波形を得ることができ、半導体集積
回路に有利な、少ない外付端子で充分な振幅制限効果を
期待できる、振幅制限増幅回路を提供することにある。The purpose of the present invention is to obtain an output waveform that does not lose its symmetry even when the power supply voltage changes, and to obtain a sufficient amplitude limiting effect with a small number of external terminals, which is advantageous for semiconductor integrated circuits. The object of the present invention is to provide a limiting amplification circuit.
上記目的を遠戚するために本発明による増幅回路は第1
、第2のトランジスタを含む第1の差動増幅器と、前記
第1の増幅器にエミッタホロワ増幅器を介して直結され
ている第3、第4のトランジスタを含む第2の差動増幅
器を有する直接結合漸増幅器において、上記第3、第4
のトランジスタにそれぞれのベースが接続された第5、
第6のトランジスタを差動形式に接続し、第6のトラン
ジスタのコレクタに第7のトランジスタのベースを接続
しそのエミッタ回路を介して、第6のトランジスタのベ
ースに直流成分のみで負帰還をかげ、さらに第7のトラ
ンジスタのエミッタ回路の直流成分でml己第1第2の
トランジスタのベースバイヤスを与えるように構成しで
ある。In order to achieve the above object distantly, an amplifier circuit according to the present invention is provided.
, a first differential amplifier including a second transistor, and a second differential amplifier including third and fourth transistors directly connected to the first amplifier via an emitter follower amplifier. In the amplifier, the third and fourth
a fifth transistor, each having its base connected to a transistor of
The sixth transistor is connected in a differential manner, and the base of the seventh transistor is connected to the collector of the sixth transistor, and negative feedback is provided to the base of the sixth transistor through the emitter circuit using only a DC component. , and is further configured to apply a base bias to the first and second transistors using the DC component of the emitter circuit of the seventh transistor.
上記構成によれば前述した欠点は完全に除去され、本発
明の目的は達成される。According to the above configuration, the above-mentioned drawbacks are completely eliminated and the object of the present invention is achieved.
以下本発明による実施例を示す第2図を参照しながら本
発明をさらに詳しく説明する。The present invention will be explained in more detail below with reference to FIG. 2 showing an embodiment according to the present invention.
本発明による回路は、トランジスタ50ベースにトラン
ジスタ40ベースを、トランジスタ60ベースにトラン
ジスタ7のベースをそれぞれ接続し上記トランジスタ4
と7のエミッタを結合して、トランジスタ7のコレクタ
と一端が電源の一方に接続された負荷抵抗15を負荷と
して、トランジスタ7のコレクタからエミッタホロワト
ランジスタ80ベースへ接続し、そのエミッタを抵抗1
6を介して、交流的に低インピーダンスとし、トランジ
スタ1、トランジスタ2、トランジスタ70ベースへバ
イアスとして供給するように構成しである。In the circuit according to the present invention, the base of the transistor 40 is connected to the base of the transistor 50, and the base of the transistor 7 is connected to the base of the transistor 60.
The collector of transistor 7 is connected to the base of emitter follower transistor 80, with the collector of transistor 7 and the emitter of emitter follower transistor 80 connected as a load, and the emitter of transistor 7 is connected to the base of emitter follower transistor 80.
6, it is configured to have low AC impedance and to be supplied as a bias to the bases of transistors 1, 2, and transistor 70.
他の構成は前述した第1図に示した回路とは文同じであ
る。The other configurations are the same as the circuit shown in FIG. 1 described above.
先ず、電源電圧変動における、トランジスタ1゜2.4
,5,6,7、のベースバイアスについて説明する。First, when the power supply voltage fluctuates, the transistor 1°2.4
, 5, 6, and 7 will be explained.
トランジスタ2のコレクタからエミッタホロワトランジ
スタ3を経て、トランジスタ4のベースに接続され、ト
ランジスタ7のコレクタから、エミッタホロワトランジ
スタ8を経てトランジスタ1.2,6,70ベースに、
直流的に閉回路のバイアス回路を構成している。It is connected from the collector of transistor 2 through emitter follower transistor 3 to the base of transistor 4, and from the collector of transistor 7 through emitter follower transistor 8 to the base of transistors 1, 2, 6, and 70.
It constitutes a DC closed bias circuit.
そのため、トランジスタ1および20ベース電圧の変動
分は閉回路利得で圧縮され、例えば閉回路利得が、10
0倍であれば周知のととく1/101になり、上記トラ
ンジスタ1および2のベース電圧の変動分の0.99%
程度となる。Therefore, fluctuations in the base voltages of transistors 1 and 20 are compressed by the closed circuit gain, and for example, the closed circuit gain is 10
If it is 0 times, it becomes 1/101, which is 0.99% of the variation in the base voltage of transistors 1 and 2.
It will be about.
すなわちトランジスタ4,7,8を追加したことにより
閉回路利得が高くなり、それだけバイアス変動も少なく
なる。That is, by adding the transistors 4, 7, and 8, the closed circuit gain becomes higher, and the bias fluctuation is reduced accordingly.
次に、エミッタホロワトランジスタ3のエミッタのイン
ピーダンスについて考える。Next, consider the emitter impedance of the emitter follower transistor 3.
第2図かられかるようにエミッタにおける、交流的イン
ピーダンスは、エミッタホロワのエミッタ抵抗12、ト
ランジスタ4の入力インピーダンス、トランジスタ5の
入力インピーダンスの合成値となる。As can be seen from FIG. 2, the AC impedance at the emitter is a composite value of the emitter resistance 12 of the emitter follower, the input impedance of the transistor 4, and the input impedance of the transistor 5.
従来例に比べ、充分高いインピーダンスとなるので大信
号入力時にも、出力信号波形の対称性が失なわれる可能
性が少なく、AM抑圧比の向上が期待できる。Compared to the conventional example, since the impedance is sufficiently high, there is less possibility that the symmetry of the output signal waveform will be lost even when a large signal is input, and an improvement in the AM suppression ratio can be expected.
以上説明したように、本発明による、振幅制限回路は、
電源電圧の変動においても、バイアスの変動が少なく、
かつ対称性の失なわれていない出力波形を増幅すること
が可能となる。As explained above, the amplitude limiting circuit according to the present invention is
Even when the power supply voltage fluctuates, there is little bias fluctuation.
Moreover, it becomes possible to amplify the output waveform without loss of symmetry.
また半導体集積回路にも好適であるから、実用的効果は
きわめて太きいということができる。Furthermore, since it is suitable for semiconductor integrated circuits, it can be said that the practical effects are extremely large.
以上詳細に説明した実施例に付き特許請求の範囲内で種
々の変形を施すことができる。Various modifications can be made to the embodiments described in detail above within the scope of the claims.
要するに本発明の範囲は特許請求の範囲記載のすべてに
およぶものである。In short, the scope of the present invention extends to all of the claims.
第1図は従来回路の構成を説明するための回路図、第2
図は本発明による増幅回路の実施例を示す回路図である
。
1.2,4,5,6,7・・・・・・差動増幅用トラン
ジスタ、3・・・・・・エミッタホロワ用トランジスタ
、8・・・・・・バイヤス供給用エミッタホロワトラン
ジスタ、9,15・・・・・・負荷抵抗、17・・・・
・・信号入力端子。Figure 1 is a circuit diagram for explaining the configuration of a conventional circuit;
The figure is a circuit diagram showing an embodiment of an amplifier circuit according to the present invention. 1.2, 4, 5, 6, 7...Transistor for differential amplification, 3...Transistor for emitter follower, 8...Emitter follower transistor for bias supply, 9 , 15...Load resistance, 17...
...Signal input terminal.
Claims (1)
タと、該第1のトランジスタのベースにベースが接続さ
れた第3のトランジスタと、前記第2のトランジスタの
ベースにベースが接続された第4のトランジスタと、前
記第3および第4のトランジスタを差動型式に接続する
手段と、入力信号を前記第1および第3のトランジスタ
の双方に導く手段と、前記第4のトランジスタのコレク
タから前記第3のトランジスタのベースに設はうれた直
流負帰還回路と、前記第1および第2のトランジスタの
少なくとも一方から出力を得る手段とを具備することを
特徴とする増幅回路。1 first and second transistors connected in a differential manner, a third transistor whose base is connected to the base of the first transistor, and a third transistor whose base is connected to the base of the second transistor. 4 transistor, means for differentially connecting said third and fourth transistors, means for guiding an input signal to both said first and third transistors, and means for connecting said third and fourth transistors in a differential manner; An amplifier circuit comprising: a DC negative feedback circuit provided at the base of the third transistor; and means for obtaining an output from at least one of the first and second transistors.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP49100516A JPS5840370B2 (en) | 1974-09-03 | 1974-09-03 | Zoufuku Cairo |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP49100516A JPS5840370B2 (en) | 1974-09-03 | 1974-09-03 | Zoufuku Cairo |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS5128461A JPS5128461A (en) | 1976-03-10 |
JPS5840370B2 true JPS5840370B2 (en) | 1983-09-05 |
Family
ID=14276103
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP49100516A Expired JPS5840370B2 (en) | 1974-09-03 | 1974-09-03 | Zoufuku Cairo |
Country Status (1)
Country | Link |
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JP (1) | JPS5840370B2 (en) |
Families Citing this family (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5450960U (en) * | 1977-09-14 | 1979-04-09 | ||
JPS54111463U (en) * | 1978-01-24 | 1979-08-06 | ||
JPS6236338Y2 (en) * | 1978-11-14 | 1987-09-16 | ||
JPS57153453A (en) * | 1981-03-17 | 1982-09-22 | Toshiba Corp | Semiconductor device |
JPS58169942A (en) * | 1982-03-29 | 1983-10-06 | Fujitsu Ltd | semiconductor equipment |
-
1974
- 1974-09-03 JP JP49100516A patent/JPS5840370B2/en not_active Expired
Also Published As
Publication number | Publication date |
---|---|
JPS5128461A (en) | 1976-03-10 |
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