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JPS5835612A - Stabilized power supply circuit - Google Patents

Stabilized power supply circuit

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Publication number
JPS5835612A
JPS5835612A JP13443881A JP13443881A JPS5835612A JP S5835612 A JPS5835612 A JP S5835612A JP 13443881 A JP13443881 A JP 13443881A JP 13443881 A JP13443881 A JP 13443881A JP S5835612 A JPS5835612 A JP S5835612A
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JP
Japan
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transistor
circuit
power supply
voltage
collector
Prior art date
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Application number
JP13443881A
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Japanese (ja)
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JPH0544042B2 (en
Inventor
Toshihide Miyake
敏英 三宅
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Sharp Corp
Original Assignee
Sharp Corp
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Publication date
Application filed by Sharp Corp filed Critical Sharp Corp
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Publication of JPS5835612A publication Critical patent/JPS5835612A/en
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Abstract

PURPOSE:To obtain a stabilized power supply for a low power source voltage, by making bases of two transistors of a voltage detecting circuit common and making areas of emitters different from each other and setting a desired voltage between bases and emitters. CONSTITUTION:In a voltage detecting circuit, bases of transistors TRs Q1 and Q2 are connected in common, and bases are grounded through a resistance R3 and form a feedback circuit of a follower circuit through a resistance R4. These TRs Q1 and Q2 are designed to have different emitter areas so that collector currents coincide with each other for a set power source voltage. Current mirrors M1, M2, and M3 are provided for the purpose of comparing collector currents of TRs Q1 and Q2 to lead out the output. These current mirrors are connected through collectors of TRs Q10 and Q71, and the output of the voltage detecting circuit is given to the follower circuit of the next stage from this connection point A, and an output voltage is led out from the follower circuit.

Description

【発明の詳細な説明】 本発明は安定化電源回路に関するもので、特に広い範囲
に亘って出力電圧の設定が自由かつ容易に行える安定化
電源回路に関するものである。
DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a stabilized power supply circuit, and particularly to a stabilized power supply circuit in which the output voltage can be freely and easily set over a wide range.

電池駆動する電子機器等においては、電源電圧が比較的
低く、従ってこのような電源電圧が印加された半導体集
積回路内においても低電圧の安定化電源が望まれる場合
がしばしばある。しかし従来から用いられている安定化
電源回路は、安定した出力電圧を導出させ得る範囲は極
めて狭いために利用範囲が限られ、広く各種電子機器の
電源回路として実用化するには問題があった。
In battery-driven electronic equipment, the power supply voltage is relatively low, and therefore, a stabilized low-voltage power supply is often desired even in a semiconductor integrated circuit to which such a power supply voltage is applied. However, the range of stabilizing power supply circuits used in the past has been limited because the range in which a stable output voltage can be derived is extremely narrow, and there have been problems in putting them into practical use as power supply circuits for a wide variety of electronic devices. .

本発明は上記従来回路の問題点に鑑みてなされたもので
、低い電源電圧9例えば1.25Vから数Vに到る出力
電圧を得ることができる安定化電源回路を提供するもの
である。
The present invention has been made in view of the problems of the conventional circuits described above, and provides a stabilized power supply circuit capable of obtaining an output voltage ranging from a low power supply voltage 9, for example, 1.25V to several volts.

以下に図面を用いて本発明の詳細な説明する。The present invention will be described in detail below using the drawings.

図は本発明による一実施例を示す電気回路図で、いわゆ
るバンドギャップ型の安定化電源回路として構成される
。本発明を要約すれば、印加されている電源電圧に対し
て電圧検出回路を設け、この電圧検出回路の出力が設定
電源電圧に対応するように帰還回路を付加して構成され
る。上記電圧検出回路はベースが共通に接続され尼第1
トランジスタQ、と第2トランジスタQ2を備え、設定
された電圧で上記トランジスタQ、、Q2のコレクタ電
流が一致するように動作し、この両トランジスタQ= 
 、Q!のコレクタ電流は夫々カレントミラーを介しホ
ロア回路に入力され、ホロア回路から出力電圧を導出す
ると共にこの出力を電圧検出回路に帰還させて、出力電
圧が設定電圧となるようにバランスさせる。
The figure is an electrical circuit diagram showing an embodiment of the present invention, which is configured as a so-called bandgap type stabilized power supply circuit. To summarize the present invention, a voltage detection circuit is provided for the applied power supply voltage, and a feedback circuit is added so that the output of this voltage detection circuit corresponds to the set power supply voltage. The voltage detection circuits mentioned above have their bases connected in common.
It operates so that the collector currents of the transistors Q, Q2 match at a set voltage, and both transistors Q=
,Q! The collector currents are respectively input to the follower circuits via current mirrors, and output voltages are derived from the follower circuits, and this output is fed back to the voltage detection circuit to balance the output voltages to the set voltages.

図において、まず電圧検出回路は、NPNからなる第1
トランジスタQ、と第2トランジスタQ。
In the figure, the voltage detection circuit first consists of a first voltage detection circuit made of NPN.
transistor Q, and a second transistor Q.

の夫々のベースが共通に接続され、該共通接続されたベ
ースは、抵抗R3を介して接地GNDされると共に、ま
た抵抗R4を介して後述するホロア回路の帰還回路とな
っている。ここで上記第1トランジスタQ1と第2トラ
ンジスタQ2は後述するように、設定された電源電圧の
レベルでほぼコレクタ電流が一致するように回路が設計
されるもので、従ってまず所、望のベース・エミッタの
間電圧の差Δv0が得られるように両トランジスタのエ
ミッタの面積が互いに相異する形状に設計されている。
The commonly connected bases are connected to the ground GND via a resistor R3, and also serve as a feedback circuit for a follower circuit to be described later via a resistor R4. Here, as will be described later, the circuits of the first transistor Q1 and the second transistor Q2 are designed so that their collector currents almost match at the level of the set power supply voltage. The emitter areas of both transistors are designed to have different shapes so that a voltage difference Δv0 between the emitters can be obtained.

例えば夫々のトランジスタのエミッタ面積をEq、、E
qtとするとEQl:EQ2=1 : 10に設計され
る。
For example, let the emitter area of each transistor be Eq, , E
qt, it is designed to be EQl:EQ2=1:10.

第1トランジスタQ、のエミッタには接地GNDとの間
に抵抗R1(IOKΩ)が接続され、第2トランジスタ
Q2のエミッタは抵抗R2(2にΩ)を介して上記第1
トランジスタQ1のエミッタに接続されている。両トラ
ンジスタQ、、Q2には更に両トランジスタのコレクタ
電流を比較して出力を導出するための回路が付加されて
いる。即ち第1トランジスタQ、のコレクタ電流に対し
て第1カレントミラーM、及び第2カレントミラーM2
が設けられ、第2トランジスタQ、のコレクタ電流に対
して第3カレントミラーM、が設けられている。第1カ
レントミラーM1はベースが共通接続され、このベース
が第1トランジスタQ、のコレクタに接続されたPNP
第3トランジスタQ3及びPNPマルチコレクタ第5ト
ランジスタQBからなり、第2カレントミラーM2は直
列接続された抵抗R5及び抵抗R6を介してベースが互
いに接続されたNPN第9トランジスタQ、及び第10
トランジスタQ s oを備えてなり、第5トランジス
タQ5の一つのコレクタが第9トラノジスタQ9のコレ
クタ及び抵抗Rs 、Reの結合点に接続されている。
A resistor R1 (IOKΩ) is connected between the emitter of the first transistor Q and the ground GND, and the emitter of the second transistor Q2 is connected to the first transistor Q through a resistor R2 (IOKΩ).
Connected to the emitter of transistor Q1. A circuit for comparing the collector currents of both transistors and deriving an output is further added to both transistors Q and Q2. That is, for the collector current of the first transistor Q, the first current mirror M and the second current mirror M2
A third current mirror M is provided for the collector current of the second transistor Q. The first current mirror M1 is a PNP whose bases are commonly connected, and whose base is connected to the collector of the first transistor Q.
The second current mirror M2 consists of a third transistor Q3 and a PNP multi-collector fifth transistor QB, and a second current mirror M2 includes a ninth NPN transistor Q whose bases are connected to each other through a series-connected resistor R5 and a resistor R6, and a tenth transistor Q3.
One collector of the fifth transistor Q5 is connected to the collector of the ninth transistor Q9 and the connection point of the resistors Rs and Re.

第3カレントミラーM、はPNP第4トランジスタQ4
及びPNPマルチコレクタ第7トランジスタQ7を備え
、両PNP)ランジスタQ、、Q70ペースは共通に接
続されると共に上記第2トランジスタQ2のコレクタに
接続される。第7トランジスタQ7の1つのコレクタは
上記第5トランジス4Qsの他方のコレクタに接続され
、第7トランジスタQ7の他方のコレクタは前記第2カ
レントミラーM2の第10トランジスタQ、、+のコレ
クタに接続されている。該接続点Aには後述するように
位相補償のために第10トランジスタQ、。
The third current mirror M is a PNP fourth transistor Q4
and a PNP multi-collector seventh transistor Q7, both PNP transistors Q, . . . Q70 are connected in common and to the collector of the second transistor Q2. One collector of the seventh transistor Q7 is connected to the other collector of the fifth transistor 4Qs, and the other collector of the seventh transistor Q7 is connected to the collector of the tenth transistor Q, , + of the second current mirror M2. ing. At the connection point A, a tenth transistor Q is provided for phase compensation as described later.

のベースとの間に小容量のコンデンサCが接続される。A small capacitor C is connected between the base of the .

前記第1カレントミラーM1及び第2カレントミラーM
2と第3カレントミラーM、とは、夫々トランジスタQ
8゜とトランジスタQ、のコレクタを介して接続され、
この接続点Aから電圧検出回路の出力が次段のホロアリ
に与えられる。
The first current mirror M1 and the second current mirror M
2 and the third current mirror M are transistors Q, respectively.
8° and the collector of the transistor Q,
From this connection point A, the output of the voltage detection circuit is given to the next stage hollow ant.

ホロア回路はNPNで構成された第11.第12゜第1
3トランジスタQ1t + Q1□、Q、3からなる第
1段目と、PNPで構成された第14.第15.第16
トランジスタQ14 + Qt5+ Qt。からなる第
2段目が接続されている。第1段ホロア回路及び第2段
ポロア回路は夫々第12.第13トランジスタQ、2゜
Q、s及び第15.第16トランジスタQ151 Qt
aからなるカレントミラーM41M5を含み、前記電圧
検出回路の出力点Aは第11トランジスタQ ttのベ
ースに接続されている。該第11トランジスタQ uの
エミッタは第12トランジスタQ1□のコレクタに接続
されると共に、第2段ポロア回路の第14トランジスタ
Q +4のベースに接続されている。第13トランジス
タQrsのベース及ヒコレクタは前記第5トランジスタ
Q、と第7トランジスタQ、の各コレクタが共通接続さ
れた点Bに接続されている。安定化電源回路の出力電圧
E。utは第2段ホロア回路の第14)ランジスタQ 
+4のエミッタと第15トランジスタQ +5のコレク
タとの接続点から導出され、該出力電圧E。utはまた
抵抗R4を介して第1トランジスタQ1及び第2トラン
ジスタQ、のベースに帰還されている。
The follower circuit is the 11th. 12th゜1st
The first stage consists of 3 transistors Q1t + Q1□, Q, 3, and the 14th stage consists of PNP. 15th. 16th
Transistor Q14 + Qt5 + Qt. The second stage consisting of is connected. The first stage follower circuit and the second stage follower circuit are respectively connected to the 12th stage follower circuit. The 13th transistor Q, 2°Q,s and the 15th . 16th transistor Q151 Qt
The output point A of the voltage detection circuit is connected to the base of the eleventh transistor Qtt. The emitter of the eleventh transistor Q u is connected to the collector of the twelfth transistor Q1□, and is also connected to the base of the fourteenth transistor Q +4 of the second stage Polor circuit. The base and collector of the thirteenth transistor Qrs are connected to a point B where the respective collectors of the fifth transistor Q and the seventh transistor Q are commonly connected. Output voltage E of the stabilized power supply circuit. ut is the 14th) transistor Q of the second stage follower circuit
The output voltage E is derived from the connection point between the emitter of Q +4 and the collector of the fifteenth transistor Q +5. ut is also fed back to the bases of the first transistor Q1 and the second transistor Q via a resistor R4.

抵抗R,(27Kfl)は第16トランジスタQteノ
ベース及びコレクタと接地GND間に挿入された抵抗で
ある。
A resistor R (27Kfl) is a resistor inserted between the base and collector of the 16th transistor Qte and the ground GND.

次に上記構成からなる回路の動作を説明する。Next, the operation of the circuit having the above configuration will be explained.

まず第1トランジスタQ1及び第2トランジスタQ2が
電圧検出回路としてコレクタ電流の一致する条件を求め
ると、以下の説明から判るように両トランジスタQ1.
Qtのベース電圧がほぼ1.25V程度のときである。
First, if we find a condition where the collector currents of the first transistor Q1 and the second transistor Q2 match each other as a voltage detection circuit, as will be understood from the following explanation, both transistors Q1.
This is when the base voltage of Qt is approximately 1.25V.

即ち、第1トランジスタQ、と第2トランジスタQ2は
エミッタ面積がEQt :E’h=1:10に設計され
ているため、この状態で第1トランジスタQ、のベース
[株]エミッタ間電圧vBえと、第2トランジスタQ、
の1VBEは、vBE=KT/q@LnIC/工。の式
よりΔVBo−KT/9・1nlOとなる。上記ΔBg
の値は20℃程度の雰囲気で動作させた場合、約60m
Vになる。
That is, since the emitter areas of the first transistor Q and the second transistor Q2 are designed to be EQt:E'h=1:10, in this state, the base-emitter voltage vB of the first transistor Q is , second transistor Q,
1VBE of is vBE=KT/q@LnIC/Eng. From the equation, it becomes ΔVBo-KT/9·1nlO. Above ΔBg
The value of is approximately 60m when operated in an atmosphere of approximately 20℃.
It becomes V.

即ち2にΩに設計された上記抵抗R2の両端に60mV
の電圧が印加されるような電流が流れたとき、第1トラ
ンジスタQ1 と第2トランジスタQ2のコレクタ電流
の値は一致する。この状態で抵抗R1には第1トランジ
スタQ、からの電流に加えて第2トランジスタQ2から
の電流が流れ込むため2倍の電流が流れる。また抵抗R
1の値は抵抗R2に対してR,=5R2に設計されてい
るため、抵抗R1には600 mVの電圧が生じる。一
方第1トランジスタQ1には30μAのコレクタ電流が
流れているため、第1トランジスタQ1のベース・エミ
ッタ間電圧vBEは20℃の雰囲気で、通常の集積回路
を構成するトランジスタのβ=100程度の条件を適用
することにより約650mVとなる。このような動作状
態を導く第1トランジスタQs +第2トランジスタQ
2のベース電位を求めると1.25V程度になる。
That is, 60mV is applied across the resistor R2, which is designed to be 2Ω.
When a current flows such that a voltage of Q1 is applied, the values of the collector currents of the first transistor Q1 and the second transistor Q2 match. In this state, the current from the second transistor Q2 flows into the resistor R1 in addition to the current from the first transistor Q, so that twice as much current flows through the resistor R1. Also, the resistance R
Since the value of 1 is designed to be R,=5R2 for the resistor R2, a voltage of 600 mV is generated at the resistor R1. On the other hand, since a collector current of 30 μA flows through the first transistor Q1, the base-emitter voltage vBE of the first transistor Q1 is in an atmosphere of 20° C. under the condition of β = 100 for a transistor constituting a normal integrated circuit. By applying , it becomes about 650 mV. First transistor Qs + second transistor Q leading to such an operating state
The base potential of 2 is about 1.25V.

今両トランジスタQ、、Q、のベースには抵抗R8及び
抵抗R1を含む帰還回路が接続されているため、出力電
圧’&E。utとすると、のときに両トランジスタQ1
.Q2−のコレクタ電流がバランスするように帰還が働
き、Eoutとして安定した電源電圧が出力されること
になる。上記式からも明らかなように抵抗R4を零に設
計すれば4力電圧はE。ut=1.25Vとなり、抵抗
R4の値を選ぶことによって出力電圧E。utを広い範
囲に亘って変えることができる。
Now, since a feedback circuit including a resistor R8 and a resistor R1 is connected to the bases of both transistors Q, , Q, the output voltage '&E. ut, then both transistors Q1
.. Feedback works so that the collector current of Q2- is balanced, and a stable power supply voltage is output as Eout. As is clear from the above equation, if the resistance R4 is designed to be zero, the four-force voltage will be E. ut=1.25V, and the output voltage E by selecting the value of resistor R4. ut can be varied over a wide range.

処でホロア回路において、第11トランジスタQ +t
のエミッタ電流は、第5トランジスタQ、及び第7トラ
ンジスタQ?から第4カレントミラーM4を介して引い
ているため、第2カレントミラーM2の第9トランジス
タQ、及び第10トランジスタQ1゜の各コレクタ電流
の和に等しくなる。
Now, in the follower circuit, the eleventh transistor Q +t
The emitter current of the fifth transistor Q and the seventh transistor Q? Since it is pulled from the current mirror M4 through the fourth current mirror M4, it becomes equal to the sum of the collector currents of the ninth transistor Q and the tenth transistor Q1 of the second current mirror M2.

従って電圧検出回路の出力を第11トランジスタQ+s
に与えることに対しては、第2カレントミラM2のトラ
ンジスタQo、Q1゜のベース電流の影響によるカレン
トミラーの誤差を打ち消させることができる。
Therefore, the output of the voltage detection circuit is
With respect to the current mirror error caused by the influence of the base currents of the transistors Qo and Q1° of the second current mirror M2, it is possible to cancel the error of the current mirror.

尚実施例の回路では第9トランジスタQ0のコレクタと
抵抗R6・R6の中点とを直接結んでいC1ω るが、間にダイオードを挿入して電位的なバランスの改
善を図ることもできる。
In the circuit of the embodiment, the collector of the ninth transistor Q0 is directly connected to the midpoint of the resistors R6 and R6, but it is also possible to insert a diode between them to improve the potential balance.

上記実施例の回路は起動特性にすぐれている。The circuit of the above embodiment has excellent starting characteristics.

即ち、電源投入時にもし起動しないとすると、出力が導
出されている第14トランジスタQ+4のペースは、第
12トランジスタQ1□、i13トランジスタQ ts
からなるカレントミラーM4によって下に下げられるこ
とはない。従って第14トランジスタQ 1mのエミッ
タは十分高い電位に上がり、第1トランジスタQ、+第
2トランジスタQ2にコレクタ電流が流れ出すことにな
り、起動しない可能性はない。
That is, if it does not start when the power is turned on, the pace of the 14th transistor Q+4 from which the output is derived is the 12th transistor Q1□, the i13 transistor Qts
It is not lowered down by the current mirror M4 consisting of. Therefore, the emitter of the fourteenth transistor Q1m rises to a sufficiently high potential, and collector current begins to flow into the first transistor Q and the second transistor Q2, so there is no possibility that it will not start up.

また実施例の回路では特別に位相補償を施こす必要がな
い。即ちトランジスタQ1.Q2に対して初段はエミッ
タ抵抗が大きく、次段はカレントミラーより成るため、
利得段が第10トランジスタQtoのみとなるため比較
的安定する。出力端に容量性のものが接続される場合の
安定性等を考慮して、実施例に示すように抵抗R6,R
,を接続する。即ちカレントミラーの場合ペース側のダ
イオード特性でペース側インピーダンス、カ低く、第1
0トランジスタQ、。のコレクタeペース間にコンデン
サを挿入しても効果が低いため、前述のように第9トラ
ンジスタQ9と第10トランジスタQsoの両ベース間
に抵抗R,,R,を挿入して、交流的なインピーダンス
を増加させる。
Further, in the circuit of the embodiment, there is no need to perform special phase compensation. That is, transistor Q1. Compared to Q2, the first stage has a large emitter resistance, and the second stage consists of a current mirror, so
Since the gain stage includes only the tenth transistor Qto, it is relatively stable. In consideration of stability when a capacitive element is connected to the output terminal, resistors R6 and R are set as shown in the example.
, connect. In other words, in the case of a current mirror, the impedance on the pace side is low due to the diode characteristics on the pace side, and the first
0 transistor Q,. Even if a capacitor is inserted between the collector e-pace of increase.

以上本発明によれば、比較的低い電源電圧に対して安定
化電源を得ることができ、電池駆動される電子機器に対
して非常に実用的な安定化電源回路を得ることができる
。また回路は起動が確実で、複雑な位相補償を必要とせ
ず、信頼の高い動作を行わせることができる。
As described above, according to the present invention, a stabilized power supply can be obtained for a relatively low power supply voltage, and a stabilized power supply circuit that is very practical for battery-driven electronic equipment can be obtained. Furthermore, the circuit can be started up reliably, does not require complicated phase compensation, and can operate with high reliability.

【図面の簡単な説明】[Brief explanation of the drawing]

図は本発明による一実施例を示す電気回路図である。 Q1〜Q *a : )う/ジスタ、R0〜Rフ :抵
抗。 C:容量 代理人 弁理士 福 士 愛 彦
The figure is an electrical circuit diagram showing an embodiment according to the present invention. Q1~Q*a: ) U/distance, R0~Rf: Resistance. C: Capacity agent Patent attorney Aihiko Fukushi

Claims (1)

【特許請求の範囲】 fl+  エミッタ面積が互いに異なり且つペースが共
通接続された第1トラ/ジスタQ+&び第2トランジス
タQ2 と、エミッタ面積の小さい第1トランジスタQ
1のエミッタと接地間に接続された抵抗R1と、上記両
トランジスタのエミッタ間に接続された抵抗R2と、上
記第1トランジスタQ、のコレクタ電流の方向を2回に
亘って変えるためのカレントミラーと、第2トランジス
タQ2のコレクタ電流の方向を変えるだめのカレントミ
ラーと、上記両カレントミラーのコレクタを接続して接
続点から導出された電圧が与えられたホロア回路と、該
ホロア回路の出力を上記第1.第2トランジスタQ8.
Q2のベースに帰還する回路とを備え、上記ホロア回路
の出力を出力電圧として得ることを特徴とする安定化電
源回路。 (2)前記ホロア回路は、NPNトランジスタからなる
第1ホロア回路とPNP)ランジスタからなる第2ホロ
ア回路の2段からなり、第1ホロア回路の負荷は第1.
第2トランジスタQl  +Q2°のコレクタ電流から
カレントミラーを介して作られることを特徴とする特許
請求の範囲第(1)項記載の安定化電源回路。 (3)前記第1トランジスタQ1又は第2トランジスタ
Q2のコレクタ電流の向きを変えるカレントミラーの一
つは、ベースに抵抗が直列接続され、カレントミラーの
トランジスタのペース・コレクタ間にコンデンサが接続
されてなることを特徴とする特許請求の範囲第(1)項
記載の安定化電源回路。
[Claims] fl+ A first transistor/transistor Q+ and a second transistor Q2 whose emitter areas are different from each other and whose paces are commonly connected, and a first transistor Q whose emitter area is small.
a resistor R1 connected between the emitter of the first transistor and the ground; a resistor R2 connected between the emitters of both transistors; and a current mirror for changing the direction of the collector current of the first transistor Q twice. , a current mirror for changing the direction of the collector current of the second transistor Q2, a follower circuit that connects the collectors of both current mirrors and is supplied with a voltage derived from the connection point, and an output of the follower circuit. Above 1. Second transistor Q8.
A stabilized power supply circuit comprising a circuit that feeds back to the base of Q2, and obtains the output of the follower circuit as an output voltage. (2) The follower circuit is composed of two stages: a first follower circuit consisting of an NPN transistor and a second follower circuit consisting of a PNP transistor, and the load of the first follower circuit is the first follower circuit consisting of a PNP transistor.
The stabilized power supply circuit according to claim 1, wherein the stabilized power supply circuit is generated from the collector current of the second transistor Ql +Q2° via a current mirror. (3) One of the current mirrors that changes the direction of the collector current of the first transistor Q1 or the second transistor Q2 has a resistor connected in series to its base, and a capacitor connected between the pace and collector of the current mirror transistor. A stabilized power supply circuit according to claim (1), characterized in that:
JP13443881A 1981-08-26 1981-08-26 Stabilized power supply circuit Granted JPS5835612A (en)

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JPS5835612A true JPS5835612A (en) 1983-03-02
JPH0544042B2 JPH0544042B2 (en) 1993-07-05

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