JPS5821841A - 絶縁物分離形半導体集積回路装置 - Google Patents
絶縁物分離形半導体集積回路装置Info
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- JPS5821841A JPS5821841A JP12064081A JP12064081A JPS5821841A JP S5821841 A JPS5821841 A JP S5821841A JP 12064081 A JP12064081 A JP 12064081A JP 12064081 A JP12064081 A JP 12064081A JP S5821841 A JPS5821841 A JP S5821841A
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
- H01L21/76264—SOI together with lateral isolation, e.g. using local oxidation of silicon, or dielectric or polycristalline material refilled trench or air gap isolation regions, e.g. completely isolated semiconductor islands
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は、１つのシリコンチップ上に複数の角形の単
結晶シリコン島領域を互いに絶縁物分離層で絶縁分離し
て形成した絶縁物分離形半導体集積回路装置に関するも
のである。
結晶シリコン島領域を互いに絶縁物分離層で絶縁分離し
て形成した絶縁物分離形半導体集積回路装置に関するも
のである。
一般に、半４体集積回路装置においては、各々の構成素
子を１枚の単結晶シリコン基板上に形成するため、これ
ら構成素子を、互いに電気的絶縁を保つ領域−アイソレ
ーション領域−を介して配置することが必要である。
子を１枚の単結晶シリコン基板上に形成するため、これ
ら構成素子を、互いに電気的絶縁を保つ領域−アイソレ
ーション領域−を介して配置することが必要である。
このアイソレーション領域は、回路動作に直接寄与しな
い領域であるため、高密度化の点から極力減らすように
工夫するのが通例である。
い領域であるため、高密度化の点から極力減らすように
工夫するのが通例である。
しかし一方では、シリコンチップ全体としての高集積化
を図るために、構成素子１ケ１ケの面積をできるだけ小
さく設計することが行われているから、各構成素子の形
状が必ずしも規則的にならず、したがって、これら構成
素子を四角形のシリコンチップに収容する場合、不必要
に広い幅を有するアイソレーション領域が形成されるこ
とがある。
を図るために、構成素子１ケ１ケの面積をできるだけ小
さく設計することが行われているから、各構成素子の形
状が必ずしも規則的にならず、したがって、これら構成
素子を四角形のシリコンチップに収容する場合、不必要
に広い幅を有するアイソレーション領域が形成されるこ
とがある。
第１図はその一例を示し、１０，１１．１２は各素子が
形成される角形の単結晶シリコン島領域である。一方、
これら島領域１０，１１．１２の相互間が絶縁層からな
るアイソレーション領域であるが、いま、ａ−ａ線に沿
ってみた場合、島領域１０．１１間のアイソレーション
領域の幅が題なのに対して、島領域１１．１２間のアイ
ソレーション領域幅はＷ２と広い。
形成される角形の単結晶シリコン島領域である。一方、
これら島領域１０，１１．１２の相互間が絶縁層からな
るアイソレーション領域であるが、いま、ａ−ａ線に沿
ってみた場合、島領域１０．１１間のアイソレーション
領域の幅が題なのに対して、島領域１１．１２間のアイ
ソレーション領域幅はＷ２と広い。
しかるに、このようなアイソレーション領域構造を有す
る半導体集積回路装置においては、以下に詳述するよう
な製造上の種々の問題があった。
る半導体集積回路装置においては、以下に詳述するよう
な製造上の種々の問題があった。
第２図ないし第５図は第１図で示したような半導体集積
回路装置の製造方法を示す図であり、（ト）は（至）の
ａ−ａ線（第２図［有］にのみ示す）に沼って断面した
図、但）は平面図である。これらの図において、１は単
結晶シリコン基板である。
回路装置の製造方法を示す図であり、（ト）は（至）の
ａ−ａ線（第２図［有］にのみ示す）に沼って断面した
図、但）は平面図である。これらの図において、１は単
結晶シリコン基板である。
このシリコン基板１を用いて第１図のような半導体集積
回路装置を形成する場合は、まず、（１００）面を有す
るシリコン基板１上にマスク材を被着したのちフォトリ
ソ全行い、単結晶シリコン島領域全形成する領域には第
２図に示すようにマスク材２．２１．２２’ｒ残し、ア
イソレーション領域となるところには、マスク材を除去
して開口部を形成する。この開口部は、第２図（５）に
おいては符号３．４全付して示しであるが、第２図［Ｆ
］）のａ −ａ線における左右一対のアイソレーション
領域となる部分の幅がＶＶ、／ 、 ｉ＋と異なるため
、対応して開口部３，４の幅も罵＜ｗ；（ただし、ＷＩ
は開口部３０幅、１号は開口部４の幅）と異なる。
回路装置を形成する場合は、まず、（１００）面を有す
るシリコン基板１上にマスク材を被着したのちフォトリ
ソ全行い、単結晶シリコン島領域全形成する領域には第
２図に示すようにマスク材２．２１．２２’ｒ残し、ア
イソレーション領域となるところには、マスク材を除去
して開口部を形成する。この開口部は、第２図（５）に
おいては符号３．４全付して示しであるが、第２図［Ｆ
］）のａ −ａ線における左右一対のアイソレーション
領域となる部分の幅がＶＶ、／ 、 ｉ＋と異なるため
、対応して開口部３，４の幅も罵＜ｗ；（ただし、ＷＩ
は開口部３０幅、１号は開口部４の幅）と異なる。
次に、ＫＯＨなどのアルカリ系エツチング液を生体とし
た異方性エツチング液により、マスク材２．２１．２２
をマスクとして第３図に示すようにシリコン基板１のエ
ツチングを行う。このエツチングを行うと、（１１１）
面に対しては遅＜’ 、（１００）面に対しては速いと
いう性質からよく知られているように（１１１）面に沿
う形で（１００）面のエツチングが進行するので、開口
部３に対してはある一定の時間をすぎた後はエツチング
が進行せず、７字溝５が形成される。ここで、通常のエ
ツチングでは、溝の深さｄと開口部Ｗの間にはｄ ＝
０．７ Ｗの関係がはｔデ成立し、溝の角度は７３°で
ある。ところが、開口部４では、呵＞ Ｗ１′ のため
、まだ７字溝が形成されるに至らず、（１００）面を有
する底面を有した逆台形状溝６が形成される。
た異方性エツチング液により、マスク材２．２１．２２
をマスクとして第３図に示すようにシリコン基板１のエ
ツチングを行う。このエツチングを行うと、（１１１）
面に対しては遅＜’ 、（１００）面に対しては速いと
いう性質からよく知られているように（１１１）面に沿
う形で（１００）面のエツチングが進行するので、開口
部３に対してはある一定の時間をすぎた後はエツチング
が進行せず、７字溝５が形成される。ここで、通常のエ
ツチングでは、溝の深さｄと開口部Ｗの間にはｄ ＝
０．７ Ｗの関係がはｔデ成立し、溝の角度は７３°で
ある。ところが、開口部４では、呵＞ Ｗ１′ のため
、まだ７字溝が形成されるに至らず、（１００）面を有
する底面を有した逆台形状溝６が形成される。
このような異方性エツチングにおいては、第６図に拡大
図を示すように、しばしば７字溝５の底部にピラミッド
状のシリコン突起領域７が発生するっそこで、これを完
全に除去するために、前記一定時間後、さらにエツチン
グを追加するが、すると、逆台形状＃６の深さｄ２が深
ぐな９、ｄｌはしばしば１０〜３０μ而もＶ字ｔ＃５の
深さｄｌより深くなる。
図を示すように、しばしば７字溝５の底部にピラミッド
状のシリコン突起領域７が発生するっそこで、これを完
全に除去するために、前記一定時間後、さらにエツチン
グを追加するが、すると、逆台形状＃６の深さｄ２が深
ぐな９、ｄｌはしばしば１０〜３０μ而もＶ字ｔ＃５の
深さｄｌより深くなる。
次に、マスク材２，２１．２２’に除去した後、＠５，
６を含むシリコン基板１の全表面に第４図に示すように
絶縁物８を被着する。さらに、その上に、同図に示すよ
うにポリシリコン層９全気相成長させる。このポリシリ
コン層９を形成した場合、逆台形状溝６上の一部におい
ては空洞Ｖが発生する。その理由は、ポリシリコン層の
成長方向と溝底部へのガスの流れの違いなどによるもの
である。これらの違いは、溝の深さが５０μｒｒＬ以上
の深いものになるほど顕著であり、したがって、浅いＶ
字溝５上には空洞は発生しないが、これより深い逆台形
状＃６上には発生しやすい。しかも、空洞は、Ｓ ｉ
Ｈ２Ｃ４などを用いて比較的高速でポリシリコン成長を
行う場合によく発生する。
６を含むシリコン基板１の全表面に第４図に示すように
絶縁物８を被着する。さらに、その上に、同図に示すよ
うにポリシリコン層９全気相成長させる。このポリシリ
コン層９を形成した場合、逆台形状溝６上の一部におい
ては空洞Ｖが発生する。その理由は、ポリシリコン層の
成長方向と溝底部へのガスの流れの違いなどによるもの
である。これらの違いは、溝の深さが５０μｒｒＬ以上
の深いものになるほど顕著であり、したがって、浅いＶ
字溝５上には空洞は発生しないが、これより深い逆台形
状＃６上には発生しやすい。しかも、空洞は、Ｓ ｉ
Ｈ２Ｃ４などを用いて比較的高速でポリシリコン成長を
行う場合によく発生する。
次に、天地を逆にして、第５図に示すように単結晶側（
シリコン基板１側）より研磨全行（八、絶縁物８が表面
に現われるようにする。これにより、絶縁物８およびポ
リシリコン層９（アイソレーション領域）によって互い
に絶縁分離された単結晶シリコン島領域１０，１１．１
２を形成する。
シリコン基板１側）より研磨全行（八、絶縁物８が表面
に現われるようにする。これにより、絶縁物８およびポ
リシリコン層９（アイソレーション領域）によって互い
に絶縁分離された単結晶シリコン島領域１０，１１．１
２を形成する。
このようにして製造された半導体集積回路装置において
は、ポリシリコン層９上の一部に空洞Ｖが残る。そして
、この空洞Ｖはたとえは気体や薬品その他の溜ジ場とな
るもので、Ｌ［がって、後続の熱処理によるガス膨張で
のシリコン基板１の破損や汚染の原因となるものであっ
た。勿論、第５図に示すように多結晶側（ポリシリコン
層９側）も数＋μｍ〜百μｍ百度ｍ程度除去担な面にす
ることもあるが、空洞Ｖが非常に深いため、研磨によっ
ても空洞Ｖはすべて消滅することはない。しｆＣがって
、ポリシリコン層９の研磨加工を行っても前述の欠点が
生じるものである。
は、ポリシリコン層９上の一部に空洞Ｖが残る。そして
、この空洞Ｖはたとえは気体や薬品その他の溜ジ場とな
るもので、Ｌ［がって、後続の熱処理によるガス膨張で
のシリコン基板１の破損や汚染の原因となるものであっ
た。勿論、第５図に示すように多結晶側（ポリシリコン
層９側）も数＋μｍ〜百μｍ百度ｍ程度除去担な面にす
ることもあるが、空洞Ｖが非常に深いため、研磨によっ
ても空洞Ｖはすべて消滅することはない。しｆＣがって
、ポリシリコン層９の研磨加工を行っても前述の欠点が
生じるものである。
このように、不必要に幅の広いアイソレーション領域を
有する場合は、マスク材に形成する開口部の幅が広くな
り、シリコン基板に深い溝が形成され、ポリシリコン層
に空洞が発生し、この空洞の存在によりシリコン基板に
破損や汚染が生じるという問題があった。
有する場合は、マスク材に形成する開口部の幅が広くな
り、シリコン基板に深い溝が形成され、ポリシリコン層
に空洞が発生し、この空洞の存在によりシリコン基板に
破損や汚染が生じるという問題があった。
そこで、この発明は、絶縁物分離された各単結晶シリコ
ン島領域間の絶縁物分離層（アイソレーション領域）の
幅が最低必要な幅全基準としてほぼ一定になるようにし
た絶縁物分離形半導体集積回路装置を提供する。それに
よシ、従来の欠点を解決することを目的とする。
ン島領域間の絶縁物分離層（アイソレーション領域）の
幅が最低必要な幅全基準としてほぼ一定になるようにし
た絶縁物分離形半導体集積回路装置を提供する。それに
よシ、従来の欠点を解決することを目的とする。
第７図はこの発明の第１の実施例である。この図におい
て、４１，４２，４３．４４は角形の単結晶シリコン島
領域である。一方、これら島領域４１．４２，４３．４
４の相互間がアイソレーション領域（絶縁物分離層）で
あるが、いま、島領域４３が力い場合を考えると、島領
域４２．４４間の領域は、島領域４１．４２間の一定領
域幅希に対して、これと同様の狭い所（Ｗｓの幅を有す
る）の外に、広いＰＪ′Ｔ（Ｗｌｌの幅を有する）が存
在する。
て、４１，４２，４３．４４は角形の単結晶シリコン島
領域である。一方、これら島領域４１．４２，４３．４
４の相互間がアイソレーション領域（絶縁物分離層）で
あるが、いま、島領域４３が力い場合を考えると、島領
域４２．４４間の領域は、島領域４１．４２間の一定領
域幅希に対して、これと同様の狭い所（Ｗｓの幅を有す
る）の外に、広いＰＪ′Ｔ（Ｗｌｌの幅を有する）が存
在する。
そこで、この発明の第１の実施例では、前Ｈｅ Ｗｓの
幅を有する領域に、あえて単結晶シリコン島領域４３を
形成するもので、これにより、Ｗｓの幅を有した領域に
おけるアイソレーション領域幅を、耐圧によって決まる
最低必要な幅を基準としてその他とほぼ同じ幅とする。
幅を有する領域に、あえて単結晶シリコン島領域４３を
形成するもので、これにより、Ｗｓの幅を有した領域に
おけるアイソレーション領域幅を、耐圧によって決まる
最低必要な幅を基準としてその他とほぼ同じ幅とする。
この狭くなったアイソレーション領域幅ｋ Ｗａ 、
Ｗ７ 、 Ｗｓで第７図に示す。
Ｗ７ 、 Ｗｓで第７図に示す。
第８図ないし嬉１１図は第１の実施例の絶縁物分離形半
導体集積回路装置の製造方法を示す図であり、第８図、
第９図および第１１図において、（５）は（ハ）のａ−
ａ線（第８図■にのみ示す）に沿って断面した図、（Ｂ
）は平面図である。これらの図において、３１は単結晶
シリコン基板である。
導体集積回路装置の製造方法を示す図であり、第８図、
第９図および第１１図において、（５）は（ハ）のａ−
ａ線（第８図■にのみ示す）に沿って断面した図、（Ｂ
）は平面図である。これらの図において、３１は単結晶
シリコン基板である。
このシリコン基板３１を用いて第７図の絶縁物分離形半
導体集積回路装置を形成する場合は、シリコン基板３１
上にマスク材を被着したのちフォトリソを行い、単結晶
シリコン島領域を形成する領域には第８図に示すように
マスク材３２．３３゜３５．３４’ｅ残し、アイソレー
ション領域となるところには、マスク材を除去して開口
部を形成する。この開口部は、＠８図い）においては符
号４６゜４７．４８’に付して示しであるが、この場合
は、第８図の）のａ −ａ線における各アイソレーショ
ン領域となる部分の＠舅、罵、呵が最低必要な幅を基準
としてほぼ一定になるため、対応して開口部４６ 、．
１７ 、４８の幅罵、Ｗ≦、呵も最低必要な幅を基準と
してｔ丘は一定となる。
導体集積回路装置を形成する場合は、シリコン基板３１
上にマスク材を被着したのちフォトリソを行い、単結晶
シリコン島領域を形成する領域には第８図に示すように
マスク材３２．３３゜３５．３４’ｅ残し、アイソレー
ション領域となるところには、マスク材を除去して開口
部を形成する。この開口部は、＠８図い）においては符
号４６゜４７．４８’に付して示しであるが、この場合
は、第８図の）のａ −ａ線における各アイソレーショ
ン領域となる部分の＠舅、罵、呵が最低必要な幅を基準
としてほぼ一定になるため、対応して開口部４６ 、．
１７ 、４８の幅罵、Ｗ≦、呵も最低必要な幅を基準と
してｔ丘は一定となる。
次に、マスク材３２，３３，３５．３４をマスクとして
シリコン基板３１の異方性エツチングを行い、第９図に
示すように７字溝３６．３７．３８を形成する。この実
施例によれば、前述のように、マスク材開口部４６，４
７．４８の幅が、最低必要な幅を基準としてほぼ一定と
なっている。したがって、異方性エツチングを行うと、
最低必要な深さを基準としてほぼ一定の深さに前記７字
溝３６．３７．３８が形成される。このＶ字＃４３６゜
３７．３８の深さをｄ３ ＋ｄ４ ＋ｄ５で第９図に示
す。
シリコン基板３１の異方性エツチングを行い、第９図に
示すように７字溝３６．３７．３８を形成する。この実
施例によれば、前述のように、マスク材開口部４６，４
７．４８の幅が、最低必要な幅を基準としてほぼ一定と
なっている。したがって、異方性エツチングを行うと、
最低必要な深さを基準としてほぼ一定の深さに前記７字
溝３６．３７．３８が形成される。このＶ字＃４３６゜
３７．３８の深さをｄ３ ＋ｄ４ ＋ｄ５で第９図に示
す。
次に、マスク拐３２，３３，３５．３４を除去した後、
溝３６，３７．３８を含むシリコン基板３１の全表面に
第１０図に示すように絶縁物３９を被着する。さらに、
その上に、同図に示すようにポリシリコン層４０を堆積
する。この場合、前述したように溝３６，３７．３８の
深さが最低必要な深さ全基準としてはは一定であるため
、溝深さが異なる場合に生じたような空洞が発生するこ
とがなく、均一にポリシリコン層４０を堆積することが
可能である。
溝３６，３７．３８を含むシリコン基板３１の全表面に
第１０図に示すように絶縁物３９を被着する。さらに、
その上に、同図に示すようにポリシリコン層４０を堆積
する。この場合、前述したように溝３６，３７．３８の
深さが最低必要な深さ全基準としてはは一定であるため
、溝深さが異なる場合に生じたような空洞が発生するこ
とがなく、均一にポリシリコン層４０を堆積することが
可能である。
次に、天地を逆にして、第１１図に示すように単結晶側
（シリコン基板３１側）よシ研Ｍを行い、絶縁物３９が
表面に現われるようにする。これにより、絶縁物３９お
よびポリシリコン層４０（アイソレーション領域）によ
って互いに絶縁分離された単結晶シリコン島領域４１
、４２．４３．４４を形成する。また、多結晶側（ポリ
シリコン層４０側）からも研磨を行い、ポリシリコン層
４００表面全平担にする。
（シリコン基板３１側）よシ研Ｍを行い、絶縁物３９が
表面に現われるようにする。これにより、絶縁物３９お
よびポリシリコン層４０（アイソレーション領域）によ
って互いに絶縁分離された単結晶シリコン島領域４１
、４２．４３．４４を形成する。また、多結晶側（ポリ
シリコン層４０側）からも研磨を行い、ポリシリコン層
４００表面全平担にする。
以後、図示しないが単結晶シリコン島領域４１゜４２．
４３．４４に抵抗、トランジスタなどを形成する。
４３．４４に抵抗、トランジスタなどを形成する。
以上のように、アイソレーション領域の幅を最低必要な
幅を基準としてほぼ一定とすれば、マスク材開口部４６
．４７．４８の幅が最低必要な幅を基準としてほぼ一定
となって、シリコン基板３１に形成される溝３６，３７
．３８が最低必要な深さ全基準としてはは一定となり、
ゆえに、たとえは成長速度の速い気相成長法を用いてポ
リシリコン層４０′ｆｆ：形成しても、このポリシリコ
ン層４０に空洞が発生せず、この空洞の存在によるシリ
コン基板３１の破損や汚染を防止できるので、絶縁物分
離形半導体集積回路装置の製造歩留シが向上する。また
、溝３６，３７．３８の深さがほぼ一定となれば、シリ
コン基板３１の加工精度、さらには前記集積回路装置の
粒度が向上することはいうまでもない。
幅を基準としてほぼ一定とすれば、マスク材開口部４６
．４７．４８の幅が最低必要な幅を基準としてほぼ一定
となって、シリコン基板３１に形成される溝３６，３７
．３８が最低必要な深さ全基準としてはは一定となり、
ゆえに、たとえは成長速度の速い気相成長法を用いてポ
リシリコン層４０′ｆｆ：形成しても、このポリシリコ
ン層４０に空洞が発生せず、この空洞の存在によるシリ
コン基板３１の破損や汚染を防止できるので、絶縁物分
離形半導体集積回路装置の製造歩留シが向上する。また
、溝３６，３７．３８の深さがほぼ一定となれば、シリ
コン基板３１の加工精度、さらには前記集積回路装置の
粒度が向上することはいうまでもない。
さて、この発明の第１の実施例では、基板表面に現われ
るアイソレーション領域の幅を最低必要な幅を基準とし
てほぼ一定とするために、回路動作に本質的に寄与しな
い付加的な単結晶シリコン島領域２１１７次に設けたが
、この発明の第２の実施例では、新たに単結晶シリコン
島領域を設けずに、回路動作に寄与する単結晶シリコン
島領域や半導体集積回路装置製造上必要な単結晶シリコ
ン島領域の面積を広くすることによって、アイソレーシ
ョン領域の幅を最低必要な幅を基準としてほぼ一定とす
る。
るアイソレーション領域の幅を最低必要な幅を基準とし
てほぼ一定とするために、回路動作に本質的に寄与しな
い付加的な単結晶シリコン島領域２１１７次に設けたが
、この発明の第２の実施例では、新たに単結晶シリコン
島領域を設けずに、回路動作に寄与する単結晶シリコン
島領域や半導体集積回路装置製造上必要な単結晶シリコ
ン島領域の面積を広くすることによって、アイソレーシ
ョン領域の幅を最低必要な幅を基準としてほぼ一定とす
る。
たとえば、第１２図において、単結晶シリコン島領域５
１，５２．５３は前記のように回路動作に寄与する、ま
たは半導体集積回路装置製造上どうしても必要な島領域
であるが、これらが最小面積の場合、単結晶シリコン島
領域５２．５３間には、不必要に広い幅＜ Ｗｔｏで示
す）を有すアイソレーション領域か存在する。そこで、
′この場合は、島領域５３の一部を延長して、第１３図
中の斜線部５４をつけ加えて、新たなひとつの単結晶シ
リコン島領域５５とすることによジ、単結晶シリコン高
額Ｍ５４．５５間のアイツレ−ジョン領域幅を、最低必
要な幅全基準として単結晶シリコン島ｉ［５１，５２間
のアイソレーション領域幅Ｗ９トはｔ菖同じ幅Ｗ１．
とする。
１，５２．５３は前記のように回路動作に寄与する、ま
たは半導体集積回路装置製造上どうしても必要な島領域
であるが、これらが最小面積の場合、単結晶シリコン島
領域５２．５３間には、不必要に広い幅＜ Ｗｔｏで示
す）を有すアイソレーション領域か存在する。そこで、
′この場合は、島領域５３の一部を延長して、第１３図
中の斜線部５４をつけ加えて、新たなひとつの単結晶シ
リコン島領域５５とすることによジ、単結晶シリコン高
額Ｍ５４．５５間のアイツレ−ジョン領域幅を、最低必
要な幅全基準として単結晶シリコン島ｉ［５１，５２間
のアイソレーション領域幅Ｗ９トはｔ菖同じ幅Ｗ１．
とする。
このような第２の実施例および先の第１の実施例によれ
は、単結晶シリコン島領域間のアイソレーション領域幅
をチップ内のどの位置でも等しくする仁とかできるが全
く同一にする必要はない。
は、単結晶シリコン島領域間のアイソレーション領域幅
をチップ内のどの位置でも等しくする仁とかできるが全
く同一にする必要はない。
第１４図および第１５図にその実験例を示す。
第１４図はシリコン基板６０に異なるマスク材開口部幅
１００μｆＷ、１５０μｍ、２５０μｍ を有する７字
溝を形成して、絶縁物（Ｓｉｎｇ ） ６１ ｋ全面に
被着した後、ポリシリコン層６２を堆積した場合に、各
溝底部よりのポリシリコン厚みがそれぞれ異なる様子を
示す。これをグラフに示したものが第１５図である。
１００μｆＷ、１５０μｍ、２５０μｍ を有する７字
溝を形成して、絶縁物（Ｓｉｎｇ ） ６１ ｋ全面に
被着した後、ポリシリコン層６２を堆積した場合に、各
溝底部よりのポリシリコン厚みがそれぞれ異なる様子を
示す。これをグラフに示したものが第１５図である。
これよりいえることは、マスク材開口部幅（基板表面に
現われるポリシリコン領域幅と比例する）の違いが同一
チップ内で２倍以上になってくると急激にポリシリコン
層の均一な堆積が困難になるということである。したが
って、耐圧によって異なる最低必要な溝幅が決定した場
合、この溝幅を基準として、同一チップ内にある最大の
溝幅と最小の溝幅の差を全ての領域にわたって、上述実
施例の方法などにより２倍以下に抑えるようにする。
現われるポリシリコン領域幅と比例する）の違いが同一
チップ内で２倍以上になってくると急激にポリシリコン
層の均一な堆積が困難になるということである。したが
って、耐圧によって異なる最低必要な溝幅が決定した場
合、この溝幅を基準として、同一チップ内にある最大の
溝幅と最小の溝幅の差を全ての領域にわたって、上述実
施例の方法などにより２倍以下に抑えるようにする。
以上詳述したように、この発明は、絶縁物分離された各
結晶シリコン島領域間の絶縁物分離層の幅が最低必要な
幅を基準としてはげ一定であるようにしたので、絶縁物
分離形半導体集積回路装置の製造歩留りおよび精度を向
上させることができるものであシ、特に高耐圧素子金円
Ｒする絶縁物分離形半導体集積回路装置に利用して多大
な効果を有するものである。
結晶シリコン島領域間の絶縁物分離層の幅が最低必要な
幅を基準としてはげ一定であるようにしたので、絶縁物
分離形半導体集積回路装置の製造歩留りおよび精度を向
上させることができるものであシ、特に高耐圧素子金円
Ｒする絶縁物分離形半導体集積回路装置に利用して多大
な効果を有するものである。
第１図は一部に不必要に広い幅のアイソレーション領域
を有する半導体集積回路装置の一例を示す平面図、第２
図ないし第５図は第１図の装置の製造方法を工程順に示
す図、第６図は７字溝の底部にシリコン突起領域が発生
した状態を示す断面図、第７図はこの発明の絶縁物分離
形半導体集積回路装置の第１の実施Ｎを示す平面図、第
８図ないし第１１図はこの発明の第１の実施例の装置の
製造方法全工程順に示す図、第１２図はこの発明の第２
の実施例を説明するための図、第１３図はこの発明の第
２の実施例を示す平面図、第１４図はマスク材開口部幅
によりポリシリコン厚みがそれぞれ異なる様子を示す断
面図、第１５図は第１４図の様子をグラフにした図であ
る。 ４１〜４４．５１〜５５・・・単結晶シリコン島領域、
Ｗｓ 、 Ｗ４ 、 Ｗｅ〜Ｗｇ 、 Ｗ９ ｅ Ｗｌ
ｌ・・・アイソレーション領域幅。 第６図 第７図 １７７−
を有する半導体集積回路装置の一例を示す平面図、第２
図ないし第５図は第１図の装置の製造方法を工程順に示
す図、第６図は７字溝の底部にシリコン突起領域が発生
した状態を示す断面図、第７図はこの発明の絶縁物分離
形半導体集積回路装置の第１の実施Ｎを示す平面図、第
８図ないし第１１図はこの発明の第１の実施例の装置の
製造方法全工程順に示す図、第１２図はこの発明の第２
の実施例を説明するための図、第１３図はこの発明の第
２の実施例を示す平面図、第１４図はマスク材開口部幅
によりポリシリコン厚みがそれぞれ異なる様子を示す断
面図、第１５図は第１４図の様子をグラフにした図であ
る。 ４１〜４４．５１〜５５・・・単結晶シリコン島領域、
Ｗｓ 、 Ｗ４ 、 Ｗｅ〜Ｗｇ 、 Ｗ９ ｅ Ｗｌ
ｌ・・・アイソレーション領域幅。 第６図 第７図 １７７−
Claims (1)
- 絶縁物分離された各単結晶シリコン島領域間の絶縁物分
離層の幅が最低必要な幅を基準としてｔＩは一定である
ことを特徴とする絶縁物分離形半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12064081A JPS5821841A (ja) | 1981-08-03 | 1981-08-03 | 絶縁物分離形半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12064081A JPS5821841A (ja) | 1981-08-03 | 1981-08-03 | 絶縁物分離形半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5821841A true JPS5821841A (ja) | 1983-02-08 |
Family
ID=14791217
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12064081A Pending JPS5821841A (ja) | 1981-08-03 | 1981-08-03 | 絶縁物分離形半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5821841A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6074636A (ja) * | 1983-09-30 | 1985-04-26 | Shindengen Electric Mfg Co Ltd | 半導体装置の製造方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53146571A (en) * | 1977-05-27 | 1978-12-20 | Hitachi Ltd | Semiconductor device |
-
1981
- 1981-08-03 JP JP12064081A patent/JPS5821841A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53146571A (en) * | 1977-05-27 | 1978-12-20 | Hitachi Ltd | Semiconductor device |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6074636A (ja) * | 1983-09-30 | 1985-04-26 | Shindengen Electric Mfg Co Ltd | 半導体装置の製造方法 |
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