JPS58215797A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 この発明ａ１半導体記憶装置に関する。

従来、Ｃり、情報理論の１つとして、誤り訂正コード（
’Ｂｒｒｏｒ　Ｏｏｒｒｅｃｔｌｎｇ　００ａｅ　）　
ｆ用いてデータの誤まり奮訂止する回路（以下、凹００
回路と称する）が公知である。

本願発明者に、この発明に先き立って１チツグの半導体
記憶装置にＸＯａ回路を内紙式せて、欠陥メモリセル紮
救済して、その歩留の同上勿因ること紫考えた。この場
合、１ビット誤り訂止磯牝紫持つｊｆ１００回路では、
例えば、８ビツトのデータに対して４ビツトのパリティ
が必要になり、３２ビツトのデータに対して６ビツトの
パリティが必要にな、ｉＤ、１００ビツトのデータに対
して８ビツトのパリティが必要になる。このように、デ
ータのビット数が少１に込とパリティビット数の全体に
占める割合が多くなってメモリアレイの、実質的な記憶
容量が小さくなってしまう。一方、データビット数ヶ多
くする（と、データ出力のために多数の外部端子が必要
になるので、半導体記憶装置では、上Ｈ１ｇｃｏ回路を
内蔵させることが不可能になる。

したがって、この発明の目的に、実質的な記憶容Ｊｔｋ
大きくしつつ、外部端子数葡少なくしたＥＣ０ｌ路内蔵
の半導体記憶装置Ｖ提供することにある。

この発明の他の目的は、以下の説明及び図面から明らか
になるであろう。

以下、この発明を実施例とともに詳細に説明する。

％　Ｉ　Ａ図には、この発明？マスク型ＲＯＭに通用し
た場合の一実施例のブロック図が示されている。

同図では、特に制限さｎ、ないが、約１メガビツトのメ
モリセル全それぞれ５１２　列（ロウ）×６０８打（カ
ラム）＝３１１２９６ビツトの記憚谷Ｉを持つメモリア
レイ（Ｍ−ＡＲＹ、なＬｎ（、、Ｍ−ＡＲＹ４　）に分
けて配置したマスク型ＲＯＭの回助構成図を示している
。この図における主要なブロックは、実際の幾何学的配
置に合せて描かれている。

また、各ブロックに、それぞれ公知の半導体集積回路技
術によってＩ　１ｔｌＡの半導体基板上に形成きれたＭ
Ｏ８ＦＩ！ｉＴによ多構成されている。

各メモリアレイＭ−ＡＲＹ、ないしＭ−ＡＲＹ４ｔ！、
タイナミック型回路にょｆ：ＪｖｌｔＩｙ：、され、続
出し基準曳圧葡形成するためのダミーアレイ業含んでい
る。

外部からのアドレス信号Ａ（ＨないしＡｔｓ！ｃ”受け
るアドレスバッファＡＤＢは、スタティック型回路ｖｃ
よりｗｌ成妊れ、一方において、アドレスデコーダに伝
える内部相補アドレス信号ａｌ）、ａ６ないしａｌｌ　
ｌ　ａｌｌｌ　ｋ形成する。なお、特に１ｌｆｌｊ限さ
れないが外部からのチップ選択１ｄ号ＯＨＫよｐ１上記
アドレス信号ｉｏないしａｌｌの受は付けが行なわれる
。

上記相補アドレス信号ａ６　　、ｖ′ｏ　ないしａ１６
゜ａ１１！のうち、アドレス信号ａＯｖａτないし＆ｇ
ｒａ＠、＠ｉＸデコーダＤＯＲＩ　、ＤＯＲ，に伝えら
れる。

′チた、残りのアドレス信号ａｌｅ　＋　ａｔｅ　　な
いしａｌｌ、ａｌｇがＹデコーダＹ、ＤＯＲ，Ｙ！ＤＯ
Ｒに伝えられる。

特に制限されないか、上記アドレスデコーダＸＤＯＲ，
ないしＹ、Ｉ）ＯＲは、スタティック型回路ＫＪ：り栴
成賂れている。

上記メモリアレイＭ−ＡＲＹ、ないしＭ−ＡＲＹ４のロ
ウ系アドレス選択Ｍｌ（リード線）には、上記アドレス
信号ａ６．ｌＬ６ないしａ書、ａ＠１ｉｌ−受けるＸア
ドレスデコーダ（兼ワード線ドライバ）ＸＤＯＲＩ　、
ＸＤＯＲ，？形成さｆ’Ｌ＊２″＝１０２４通りのワー
ド線選択信号が印加される。仁のうち、Ｈ）ａｘ、で形
成される５１２通りのワード線選択信号は、左側のメそ
リアレイＭ−ＡＲＹ、　、　Ｍ−ＡＲＹ、における５１
２本のワードＭＷｅ〜Ｗ、口にそれぞれ目Ｊ加でれる。

−力、ＸＤＯＲ，で形成される残り５１２通りの９−ド
Ｈ逼択信号に、右側のメモリアレイＭ−ＡＲＹｓ、Ｍ−
ＡＲＹ４における５１２本のワード＃Ｗｓｔ禦〜Ｗｉ◎
■にそれぞれ印加される。

また、上記ＸＤＯＲ，，ＸＤＯＲ雪に、最上位ビットの
アドレス信号’ｔｅａ−に基づｈて、上記左ＩＩりのメ
モリアレイＭ−ムＲＹＩ　、　Ｍ−ＡＲＹ、のメモ１リ
セルを過ぷときにに、右側のダば一ルイ勿違び、逆に右
側のメモリアレイＭ−ＡＲＭｓ、Ｍ−ムＲＪ＋のメモリ
セルを培ぶときには、左側のダば−アレイを選ぶダミー
ワードＭ選択信号も形成する。

Ｙ１デコーダＹＩＤＯＲは、ＰＵりのアドレス信号のう
ち５ビツトのアドレス信号ａｌ◎ＩＩ！Ｌ１６　ないし
ａ目、ａｔ＊　ｋ受けて、３２通９のデコード出力信号
を形成する。上述のように各メモリアレイＭ−ＡＲＹ、
ないしＭ−ＡＲＹ４は、それぞれ６０８行あることより
、１つのデコード出力信号によって同時に１９本の行か
選択されるように、カラムスイッチＯｆ＝ないしｏｗ４
ｔ−制御する。これにより、カラムスイッチＯＷ１’、
ＯＷｍ　ｆ／’ｉ、左側のメモリアレイＭ−ＡＲＹ凰、
Ｍ−ＡＲＹＩにおける合計３８個のメモリセル（又框ダ
ｉ−セル）からの信号會伝え、カラムスイッチ０１Ｂ　
＊　ＯＷＪは、右側のメモリアレイＭ　　ＡＲＹＩ　＋
　Ｍ−ＡＲＹＩにおける合計３８個のダイ−セル（又は
メモリセル）からの１ｇ号を伝える。

上記カラムスイッチＯＷ鑑ないしＯＷ４からの信号上受
けるセンスアンプＳＡは、合計３８個のダイナミック型
差動増幅回路忙より構成されてｈる。

上記ワードｆｆＭ選択により、例えば左側のメモリアレ
イから情報の絖ｆｆ１Ｌ、ｔ−行なう時にｕ１上上記動
増幅回路は、右側のメモリアレイのダミーセルからの続
出基準電圧と、左側のメモリアレイのメモリセルからの
信号上受け、その信号か′ｌｋか′ＯＮかの判定全行な
う。

上記ダイナばツク型のＲＯＭアレイ及びセンスアンプの
動作に必要なりロック、例えば、プリチャージ、ダイス
チャージのためのタイミング信号等音形成するために、
上記アドレスバッファＡＤＨからのアドレス１ぎ号ケ受
けるエツジトリガと、タイはング発生回路とか設けられ
ている。上記エツジトリガに、上記アドレス信号ａ６な
いしａ１及゛びチップ選択信号ＯＢのいずれかのレベル
変化を検出して、１つのトリガパルスを形成する。タイ
ピング発住回路は、上記トリガパルス【受けて、メモリ
アレイ及びセンスアンプ８Ａの読出しｅｔｈｄに必要な
各柚タイｉング信号を形成する。同図でに、そのうち、
メモリアレイ及びセンスアンプのプリチャージ及びディ
スチャージ？ｌ”？Ｉｔｌｊｌｌするタイミング信号φ
ア。と、ワード４８ｉ遇択タイイングを規定するタイミ
ング信号φよ及びセンスアンプ８Ａの活性化タイきング
を規定するタイミング信号φＰＡＩが代表として示され
ている。

上記１つのＸデコード出力（ワード線選択）信号と１つ
のＹデコード出力（カラム選択）信号とにより指定され
た３８個のメモリセルから読み出されたｔｅａは、上記
センスアンプＳＡを通して同時に！１４まり訂正回路（
以下、ＢＯＯＩＫ路と称する）に入力ネれ、ここでｉま
力訂正が行なわれる。これらの３８ビツトの読出し情報
のうち、３２ピツトの情報がデータ信号とされ、残り６
ビツトの情報が冗長（パリティ）信号とされて込る。

上記のＲＯＭは、特に制限されな−か、１文字か３２Ｘ
３２ドツトで構成される洟字パターン発生回路として用
いられる。したがって、上記Ｒ０Ｍには、１０２４文字
を記憶させることができる。

上記ＢＯＯ回路は、特に制限されないか、スタティック
型回路によｐ構成されている。したかって、脣忙制限さ
れないが、上記センスアンプ８Ａには、上記ダイナミッ
ク型差動回路の出力信号を受け、スタティックな出力信
号を形成するメインアンプを兼ねたラッチ回路が設けら
れている。

上ｙｍａｏ回路によってｌａまｐ訂正された３２ビツト
のデータ信号は、マルチプレクサによって８ビツトずつ
４回にわたって出力バツ７アに伝えられ、全ビットが出
力’ｇｎる。このような時分割動作のために、残りのア
ドレス信号’ＩＩ＋ｌＬｌ＠０２ビットが用いられる。

すなわち、上記アドレス信号ａ１５．６１Ｂ及びａＩ＠
＋　ａｌ＠　ｔ’受けるＹｌデコーダＹ票ＤＯＲによっ
て、４通りの制御信号を形成して、これらのアドレス信
号の変化に従ってマルチプレクサから４回に分けて８ビ
ツトづつ並列に出力させることがてきる。

上記出力バッファは、スタティック型回路によｐ構成さ
れ、特に制限されないか、−出力インピーダンス状態勿
含む３状態出力機舵を持っている。

以下、上記止置な各回路ブロックｔより具体的な冥施例
とともに詳細に説明する。

ＭＩＢ図には、上記エツジトリガと、タイイング発生回
路の一実施例を示すブロック図が示もれてｂる。

１ｓｔアドレスバツフアＡＤＢからのアドレス信号ａ６
ないし１１１４は、遅延回路Ｄｅｌａ７ｏないしＤｅｌ
ａ７目に人力さｎｌその出力に遅蝿信号ａ　、Ｉないし
”ｌ　４’が形成さする。そして、上記遅延回路Ｄｅｌ
ａ７ｏないしＤｅｌａ７１４の入力信号ａＱないしａ目
と、その遅延出力信号ａｏ′ないしａ　ｌ　ｌ’　とは
、それぞれ排他的論理和回路ｆｆＸ、ないしＢＸ口に人
力される。上糺排他的陶理和回路１！ＩＸ、ないしＢＸ
目の出力は、ＯＲ回路に伝えられ、ここでエツジトリガ
／＜Ａ／Ｊφａｐｄが形成場れる。

上記排他的ｍ理和回路ｌ！ｌＸ　ｏ　ｒｊ　％第ｉａ図
に示すように、アドレスイぎ号ａｏが変化したときに、
その人力信号’０　＊　ａ（１’　　において、遅延時
間に両者のレベル不一致か生じるので、七の出力に遅延
時間に見合ったパルス幅のパルスを形成する。したかつ
て、上記ＯＲ（ロ）路からは、上記アドレス信号ａ０な
いしａ目のうち、いずれかが変化したときに、エツジト
リガパルスφａｐｄが出力さｎることになる。

上記アドレス信号Ａ６ｚＡｔｉのいずれかか、いつ変化
しても上記エツジトリガパルスφａｐｄが形成されるよ
うにするために、書い換えるならばアドレス信号ＡＯ−
Ａ１４が非同期的に変化しても、上記エツジトリガパル
スφａｐｄが形成されるようにするために、上８１アド
レスバッファ回路ＡＤＢをゴ、スタティック型回路で構
成式れている。特に制限されないが、この夾Ｍ？ｆｌで
［、Ｐチャンネル型ＭＯ８ＦＩＴとＮチャンネル型Ｍ０
８７ＢＩＴで構成はれた０Ｍ０８（相補型ＭＯ８）回路
でアドレスバッファＬｕＩ＃６か構成８れている。０Ｍ
０Ｂ回路で構成されたスタティック型のアドレスバッフ
ァ回路の一実施例を第１Ｂ図に示す。同図には、アドレ
ス信号Ａｏ　ｋ受けて、相補的なアドレス信号ａｏ　　
、１Ｌｏｋ形成する部分のみが示されているが、他のア
ドレス信号に対しても同様な回路が設けられている。　
　。

なお、以下の説明では、図１ｉｎを簡単にするために、
回路記号は、第２Ｂ図に示すような使り万全する。丁な
わち、第２Ｂ図において、Ｐの絵字ｒ付し九回路記号が
Ｐチャンネル型ＭＯ８Ｆ’ｌ！ｌＴｉ。

Ｎの添字全村した回路記号がＮチャンネル型ＭＯ８ＦＥ
Ｔ？Ｉ−１七してＸ印を付した回路記号が、高し言い鉋
犠圧で、常にオフ状態となるＮチャンネル型ＭＯ８ＦＪ
！１Ｔｌｊそれぞｎ示している。例えは、第１ｉｔ図に
おいて、Ｑ＋ｔｏｏはＰチャンネル型ＭＯ８Ｆ’ｌＴｇ
示しており、ＱＩＩＯＩ　ｒｊＮチャンネル型ＭＯ８Ｆ
凡Ｔｔ−示している。

従って、アドレス信号Ａ、に対するアドレスバッフ１回
１１３１、Ｐチャンネル型ＭＯ日Ｐ　ＥＩ　Ｔ　Ｑ＋ｏ
。

ないしＱ＋ｏｙとＮチャンネル型ＭＯ８ＦＦｉＴＱ、ｔ
ｏｓないしＱ目１ＩＶＣよって楕成賂れでいる。

また、上記アドレスバッファ回路と同様に上記排他的論
理和回路及び上記ＯＲ回路も、スタティック型口」路で
構成されている。

物に制限ちれないが上記ＯＲ回路は、第ｔｐ図に示され
ているようなＯＭＯ日回路によって構成ちれている。す
なわち、ＭＯ８ＦＭＴｑｓｔｓないしＱＩｌによってス
タティック型のＯＲ回路か情成賂れている。

第１Ｂ図に示されて込るタイミング発生回路は、スタテ
ィック型回路によって構成妊れた２つのパルス幅伸長回
路と、内部タイミング信号発生回路とからなり、上目じ
エツジトリガパルスφ、、１ｉｋｆけて、このＲＯＭ’
ｉ１７動作させるのに必要な各柚タイｉング信号を形成
する。同図においてに、説明會簡単にするｆｃめに、Ｒ
ＯＭ全動作させるのに王女なタイミング信号のみが示さ
れている。また、再ＩＤ図に上記主要なタイミング信号
のうち、タイミング信号φＸ８１φｐｏｓ　’φ工、φ
ア。、φＰＡＩ’φＰｊｌ　’φｔａ、φ８及びφ８２
の波形か示はれている。同図において１１１図面を簡単
にするために、プリチャージ信号φｐａ及びタイミング
信号φ８ｔよ、雀略されているが、これらのタイばング
信号φｐａ’φ８は、上記タイきング伍号φア。、φ８
がそれぞれ位相反転された４６号である。

上記２つのパルス幅伸蔑回Ｈ！のうち、一方のパルス１
−伸長回路ｒよ、プリチャージパルスチア。と、それに
対して位相反転されたタイ４フフ１５号φ、。

及び、上ｌＣ内部タイミング信号発住回路から、上パル
ス幅伸長回路によって上記エツジトリガパルスφａｐｄ
のパルス幅か伸長された信号であって、るる所定のパル
ス幅に一整嘔ｎでいる。甘た上記タイミング信号す。ホ
、上記基準４ｇ号φア。８の立下りに同Ｊｔ／Ｉして、
立下る信号である。従って、上記グリチャーシイｈ号φ
ア。は、上記基準信号φ、。８０立下りに同期して立上
ることになる。上述したメモリアレイのデータ線のプリ
チャージ及びセンスアンプのプリチャージは、上記プリ
チャージ信号φア。かロウレベルのときに行なわれる。

従って、プリチャージの時間は、上記エツジトリガパル
スト回踏との組合せにより実現できるものでるる。

他方のパルス幅伸長回路は、ワードｍｉｓ択タイピング
信号φ工と、上記基準信号φア。８と同様に、内部タイ
ミング信号発生（ロ）路から上述した各楊タイミング信
号髪発生きせるために必要な基準信号φＫＢ”形成する
。この基準信号φｉｓ’よ、上記基準信号φア。。と一
様に、上記エツジトリガパルスφ６，１のパルス１ｉｌ
ｉ＋ｉｔ伸長させて形成されｆｃ傷信号おって、そのパ
ルス幅は、ワードｉｔメモリセルの選択レベルに立上げ
るのに要する時間にｐ４整される。

内部タイミング信号発生回路は、上述した２つの基準信
号φ、。８とφｘｅと【受けて、第１Ｄ図に示すタイミ
ング１ｇ号φ８．φＰＡＩ　’φＦ□、φｔａ及びφＨ
３寺を形成する。これらのタイミング信号は、以下の説
明において使われるので、こｎらのタイミング１ｇ号の
動きは、後の説明で明確になる。

このように、ＲＯＭ’ｉ動作させるのに重要なタイミン
グ信号ｒ別々のパルス幅伸長回路で形成するようにした
ことによｐ、ｍ費なタイミング信号の設定を別々に行な
うことかでき、設訂が容易になるとともに以下に述べる
ような利点かある。

すなわち、別々のパルス幅伸長回路からプリチャージ期
間を規定している基準信号φア。８と、ワード＃ｉ１ｉ
メモリセルの選択レベルにするために必要な時間全規定
してｂる基準信号φＸ８とが内部タイミング信号発生回
路に供給されるため、この２つの基準信号ヶもとに読み
出しタイミングを決めれをよ、誤動作することなく、常
に止研な読み出し勿行なうことができる。つ′ｆす、上
記２つの基準１５号のうち、立ち下すの遅い方の基準信
号にもとすいて、読み出し動作に必要なタイはング信号
、例えは、センスアンプヶ活性化させるタイミング信号
φＰＡＩの発生タイミングを決めるようにすれば、タイ
ミング信号φＦ□が、発生１九る時点に＃マ、プリチャ
ージが終わっており、シかもワード縁ハ、メモリセルの
選択レベルまで立ち上っていることになる。従って、こ
の時点で、センスアンプを動作させれば、所望のメモリ
セルから正確な（ ４Ｗ報全読み出すことができる。しかも、どちらの基準
信号が遅く立ら下かったかは、比較的簡単な論理回路に
より検出することができる。

特に餉限されないが、この実施例においては、消費岨力
會少なくするために、センスアンプを活性化させるため
のタイミング信号φＰＡＩに同期したタイミング信号φ
ｎにより、プリチャージ信号φア。の立ち下かりが制鉤
されるようになっている。

すなわち、メモリセルからの情報の増幅か終わった時点
で、データ崎及びセンスアンプ等へのプリチャージか始
まるようにされている。例えは、センスアンプでメモリ
セルからの情報を増幅した彼、プリチャージしないでお
くと、選択されなかったメモリセルが結合されたデータ
線の浮遊容盪の篭Ｏｒが時間の経過とともにリークされ
てしまう。この放１芒れでしまったデータ線の浮遊容ｎ
ｔ−再びプリチャージするには、比較的大きな゛成力’
ｔ　貴１−る。そのため、この実施例においては、上述
したようにセンスアンプでメモリセ”ルの悄帳を増幅し
た域、すぐにデータ線の浮遊各ｉｌ（寄生容ｔ）？プリ
チャージするようにしている。

また、佐で詳しく吐明するか、この実施例においては、
ｆｔ０Ｍのｔ消費胤力化に図るために、メモリセルの情
報かデータ線に伝達され７を後、ワード蛾のレベルかメ
モリセルの非選択レゴルになるようにされている。具体
的には、第１Ｂ図に示されているように、ワード線選択
タイミング信号φ工か、センスアンプを活性化するため
の信号−ＰＡＩによって制御されるゲート回路を介して
出力きれるようにされている。このようにすることによ
ｐ１センスアンプか動作し始めると、全てのワード線の
レベルがメモリセルの非選択レベルにされる。

第２Ａ図には、上記メモリプレイ及びセンスアンプの具
体的一実施例の回路図が示されてｈる。

特に制限されないか、この実施例は、第２Ａ図に示すよ
うに、各回Ｍか０Ｍ０Ｂ回路で構成されている。

ｇＺＡ図には、例えばメモリアレイＭ−ＡＲＭｓ。

Ｍ−ＡＲＹ、の工うに、センスアンプの右側に配置され
たメモリアレイの具体的回路図か示されている。したが
って、縦万同にｗｓｔｓな’Ｉｈ　Ｌ　Ｖｌ　ｔ。３．
のら１２本のワード線か形成され、上記のメそリアレイ
Ｍ−ＡＲＹ、　、　Ｍ−ＡＲＹ、に共通に用いられる。

一方、ブラックボックスで示された左側のメそリアレイ
に対しては、同様にＷｏないしＷｌｌｌｌ　の５１２本
のワード線が形成されている。

また、同図において、メモリアレイには、横方向に接地
Ｈａと、データｆｉＤＬか交互に配置されている。％に
制限されないが、第１番目には接地＋１ｉｌＧｏか形成
場１１．、第２番目にはデーターＤＬ。

が形成されている。以下、同様に接地ＩｖＪＩＧｔ＋デ
ータ、淋ＤＬ、のように接地線とデータ線が交互に配置
されている。

上記ワード線とデータ組の交差部分にそれぞれ内ピ憧用
Ｍ　ＯＢ　Ｆ　ＭＩ　Ｔ　Ｍｏ　””Ｍ６等が形成され
る。

すなわち、上記記憶用ＭＯ８１Ｆ’ＪｌｌｔＴは、ｎチ
ャンネル型とさｎ；そのゲートか対応するワード線に接
続もれ、そのドレインか対応するデータ線に接続され、
そのソースか対応する接地ＨＫ接続さｒしている。した
がって、端部の接地線Ｇｏ　ｋ除き、例えば、１つのデ
ータ＠　Ｄ　ｂｏ及び接地ａ　Ｇ　ｔｌに１は、同一の
ワードｍＷｇｇ＊に対してそれぞｆｌ異なるｌＣ珈用Ｍ
ＯＢＭ’ＭＪＴｆＭＱ　　、Ｍｌ及びＭｌ、Ｍ、のドレ
イン及びソースか共通に接続石れている。脣に制限され
ないか、これらの接地−、データ線は、配情用ＭＯＥＩ
ＦＦｉＴのソース及びドレインを構成する半導体領域と
一体的に形成された半導体領域上利用することによって
、高集積度アレイを実現している。

上記データ＆ｌＤＬ、ないしＤＬ、０８本が１組とされ
、カラムスイッチｋｍ成するｐチャンネル間０８７ＩＴ
８．ないし８口を通して共通化され、センスアンプ８Ａ
Ｏの一方の入力端子に接続される。

上記カラムスイッチに、４本のデータａ會選択するＭ０
８ＦｊｌｌＴ８ｓないし８０と、それぞれについて２本
のデータ＃１１を選択するＭＯ８ＦＥＩＴＳＯないし８
７との直列回路でＷ４取され、例えばＭＯ日ＥＦＥＩＴ
８．と日ｅｔオン嘔ぜるとデータｉＤ　ｒｉ。

か選はれる。このように、カラムスイッチに、カラムア
ドレスのデコード機能を持っている。

また、谷接地線及びデータ巌には、第１Ｂ図及び１Ｉ４
１Ｄ図″ｃ述べにプリチャージ信号φ１゜ｒ受ける代表
として示され７ｔｐチャンネルＭＯＥＩＦＥＩＴＰ０な
いしＰ、か颯源電圧ｖ０゜との間に設けられる。そして
、代表として示されている各接地癲Ｇｏないしく）４Ｋ
ｒｉそれぞれ接地電位との間に、ディスチャージ用ｎチ
ャンネルＭＯ８ＦｊｌｌＴＤ・ないしＤ４か設けられる
。これらのＭＯＥＩＦＥＩＴＤ、ないしＤ４等のゲート
には、カラムアドレスに従った１／８の選択イぎ号φＳ
Ｏないしφ８．か上記第ｔｐ図に示したタイきング信号
φ８に同期して印加される。すなわち、タイミング信号
φ８かノ飄イレベルのと＠に、１７８の選択信号８ｏな
いし熟 鮮か各ディスチャージ用ＮチャンネルＭＯ８ＦＪｌ［ｌ
ＴＫ印加される。こｆｌＪｃよｐｌそれぞれのプリチャ
ージ／ディスチャージ＠ＰＤ８１の内のそれぞれのディ
スチャージ用ＭＯ８ＦＥＴＤｎの内から１つのディスチ
ャージ用ＭＯ８ＦＮＴか選ばれ、オン状態にされ、他の
ディスチャージ用ＭＯ８１Ｆ１１１７はオフ状態のまま
にされる。

今、データ巌ＤＬｏｋ選択して、ＭＯＥＩＦＦＩＴＤ。

ｔオンδせて接地縁Ｇｏ　ｋ選ぶと、１ｄ憧用ＭＯＢＩ
Ｐ　ＩＩＩ　Ｔ　Ｍ、のイ１か遺ばれる。上ｄ己ＭＯ８
ＦＪ！ＩＴＤ、に換えＤｔ’ｔオン葛せると、データー
ＤＬＩ（１には、配憶用ＭＯ８ｍ！’兄’１’ＭｔＱ行
か遍はれる。

また、上記データ＠ＤＬと対応する接地線との間には、
ダミーセル全構成する２つのＭＯＥＩＦＥＴが直列形態
に設けられる。

すなわち、データ線ＤＬｏについて見ると、接地ｍＧｏ
に対してダｉ　　Ｍ　Ｏ８Ｆ　Ｂ　Ｔ　ＤＯ６１，ＤＯ
＠Ｂか、接地疎Ｇ風に対してダミーＭＯ８Ｆ］ｌ［１Ｔ
ＤＯｏｓ。

ＤＯｏ４がそれぞれ設けられている。ま友、高しきい値
電圧のＭＯ８７ｌ１ＩＴか、それぞれのダｔ　−ＭＯＥ
ＩＦＩＣＴに対して並列に設けられている。

これにより、ワード線に接続逼れるＭＯ８ＦＩＴの数と
、ダミーワード線に接続されるＭＯ８Ｆ］！ｌｔＴとの
徳数を等しくすることかできる。このようにすることに
よｐｌ　ワード線とダは−ワード線との負荷容量を同じ
くシ、その選択レベルへの立ち上り１を等しくしている
。

上記ダば−セル【構成する鳳列形憩のＭＯ８ＦｆｆｉＴ
’ＤＯ６１、Ｄｏｏｍ等框、それぞれ記憶用ＭＯ８１１
’ｊ（ｆＴと同一サイズのＭＯ８ＦＥＴで１ｆｆ賊され
るとともに、選択されたときにオン状態になるように形
成されている。したかって、選択されたダイ−ＭＯ８Ｆ
　ＭＩＴの合成コンダクタンスは、上記選択されたとき
にオン状態となる記憶用Ｍ０８ＦＥＴのコンダクタンス
のはぼ１／２となる。

これに対して、選択される記憶用Ｍ０８ＦＩＩＩＴにオ
フ状急になるような情報が省き込まれているときには、
ダ１−Ｍ０８ＦＪ！ＩＴの合成コンダクタンスが、上記
選択さＡた記憶用ＭＯ８Ｆ凡Ｔのそれよりも大きな１直
になる。

なお、ディスチャージＭ０８ＦＪ！ＩＴｎｏないしＤ４
等μ、選択されな込データ耐のディスチャージ？禁止し
て、無駄な消費′＠流が発注すること？防止している。

これらのＭＯ８ＦＩＴＤ・なｔｎしＤ４寺に、それかオ
ン状態のときのコンダクタンスかオン状紗の記憶用ＭＯ
８ＦＪ！ｉＴのそれに比べて十分大きくなるよ°９に、
そのサイズか般廻される。

このため、データ線のディスチャージ時定数は＃ヨハ、
記憶用Ｍ０８Ｆｌ］Ｔと、ダｉ−ｕｏｓｐｍＴとのコン
ダクタンスに従って決定される。

また、ダミーセル全構成する上−己ＭＯ８Ｆｌ］Ｔは、
記憶用ＭＯ８ＰｉｌＴと同時に形成することかできるた
め、製造工程が増えることは無い。しかも、同時に形成
することＫよｐｌ例えば製造条件のバラツキ等によって
、記憶用ＭＯ８ＦＩＩＴの特性、例えばコンダクタンス
に変化か生じた場合、上記ダミーＭ０８ＰＪｌｌＴにも
同様な特性の変化か生じる。このため、製造条件のバラ
ツキ等に影響されることなく、ダミーＭＯ８Ｆ’ｌ！Ｉ
Ｔの合成コンダクタンスを選択によりオンする記憶用Ｍ
ＯＥＩＦＭＩＴのコンダクタンスのｔｌはｌ／２にでき
る。従って歩ｖＮｖ＋７）＋１！Ｉいメモリｒ製造する
ことができる。

次に、ダミーセルの選択方法について述べる。

ダば一セルの選択には、前述したように、ロウ系アドレ
ス信号の最上位アドレス信号Ａ書と、前記選択信号φ８
゜ないしφ８．會形成するときに使わｆｌたカラムアド
レスイ百号のうち麺下位のアドレス信号ＡＩｏが使われ
る。すなわち、最上位アドレス信号Ａ９は、左右いずれ
のメモリアレイからダミーセルに：Ｉ！４択するかｔ決
めるのに使われる。そして、最下位アドレス信号Ａ１＠
は、データ耐罠対して、上側のりｉ−セルを選択するか
、上記データ線に対して、下側のダミーセル′ｋｉｓ択
するか【決めるために使われる。なお、この最下位アド
レス信号Ａｔｅは、上記選択信号φ８゜〜φ８．におい
て、データ線に対して、上側の接地線に結合されたディ
スチャージ用ＭＯ８Ｆ’Ｊ！ｌＴ’ｉオン状態にするか
、上記データ線に対して、下側の接地線に結合されたデ
ィスチャージ用ＭＯ８ｊ！’ＩＢＴ′？ｔオン状態にす
るかを決めているアドレス信号でおる。

実際には、上記２つのアドレ、ス信号とワード耐選択タ
イミング１百号φＸとをデコードする仁とにより、４檀
類のダミーワード線駆動信号φ０゜φ□、φ１゜、φ１
．′ｔ−形成する。そして、例えば、右側のメモリーレ
イからメモリセルのｆＦｌ＊にセンスアンプに取り出す
際には、左側のメモリアレイから剌応するダミーセルを
上記躯励信号によって泗び、基準電圧を上記センスアン
プに供給するようにする。

なお、記憶用ＭＯ８７ＥＩＴへの情報の書き込みは、％
にＩＩＩ限さｎないか、記憶用Ｍ０８ＦＥｌ’ｌ’のチ
ャンネルが形成される頭載へイオン打込みを行なうか、
行なわないかによって行なわｎる。例えば、６己惰用Ｍ
Ｏ８ＦＩＩｔＴのチャンネル型に対して通導ｉｔ型の不
純物イオンを打込むか、父は打込１なりかによって、記
憶用Ｍ０８ＦＢＩＴに２偵信号のゝｌ”又は’　ｏ　’
ｔ−ｓき込むことができる。この場合、イオン打込みに
よって、記憶用ＭＯ８ＦＩ！ＩＴのしきい値電圧が商〈
なった状態が、２値個号の１１＃に対応し、イオン打込
み？せずに、ＩＩ［、Ｓ憶用ＭＯ日ＦＦＡＴのしきい値
電圧が低い値に保持されている状態か２値信号の′ｏＮ
に対よりシている。

読み出し動作は、記憶用ＭＯ８ＦＩＩＣＴが選択さｉ″
したとき、そのゲート・ソース間に印加される′眼圧に
よって、七〇配置、け用ＭＯ８ＦＥＴがオンするか、又
はオフするかｔ検出することにより行なわれる。―い換
えるならば、選択された記憶用ＭＯＥＩＦＪ（ｉＴのコ
ンタクタンスか、大きいか、小さいか？検出することに
より導み出し動作か行なわれる。この大小の検出葡何な
う九めの基準か、上記ダだ一セルによって形成さｎる。

上記８本のデータ線に関連して設けられたメモリセル群
ＭＯ，、ダミーセル群：ｏｏｏ　ｌカラムスイッチＯＷ
ｏ及びグリチャージ／ディスチャージスイッチ−ζＢ、
か１組とされ、次に説明する１つのセンスアンプ日ＡＯ
及びメインアンプＭＡｏ［対応している。したかって、
各メモリアレイＭ−ＡＲＹＯないしＭ−ＡＲＹ４には、
上４１６１９組のアレイと１９個のセンスアンプ及びメ
インアンプか設けられることになる。

センスアンプＳＡｏは、菟；上記左右のメモリアレイの
対応するデータ？ＩＭからの読出し信号？受けるダイナ
ばツク型Ｍ＃１Ｊｙ１鴨回路により構成される。

ｐテ’Ｔ’ｙ＄ルＭＯ８ＦＪｌｌＴＱｔ　（Ｑ＊　　）
とｎチャンネルＭＵＳＦｆｆｉＴＱｌ　　（Ｑ、４　　
）で徊成嘔ｔした２つの０Ｍ０Ｓインバータによってラ
ッチ回路か構成さｎ１七の接地′亀位１ｌＩｌｌ　ｒｉ
ｃパワースイッチとしてのｎチャンネルＭＯ８ｙｉＴｑ
＠２ｇけることりこより、タイナミツク型Ｌｇｌ路と場
れる。また、このセンスアンプ側から上記データ巌への
プリチャージｒ助けるため、上１（ｊＭＯ８１＋’ｊｌ
！ＴＱｓ　　、Ｑ＊の通常の動作状態でソースとされる
共通電極と電源観圧Ｖ。０との間に、ｐチャンネルＭＯ
８ＦＥ］ＴＱｌｌか設けられる。上記ＭＯ８ＦＦＩＴＩ
Ｑｌｌ　、Ｑ、。

のゲートには、センスアンプ會活性化するためのタイば
ング信号φＰＡＩが共通に印加されている。

上記センスアンプＳＡ、の肉入出力端子間にはプリチャ
ージレベルを等しくするためのｐチャンネルＭＯ８ＦＥ
ＴＱγが設けられ、上記プリチャージ信号φ１゜かその
ゲートに印加されている。

上記センスアンプＳＡｏの増幅出力信号は、上記タイば
フグ１ｇ号φｐＡｗによって制御されるｎチャンネル伝
送ゲートＭＯＥｉＦＥＩＴＱ、Ｉｌ、Ｑ、ｓ　ｔ”通し
て、メインアンプＭＡｏの入出力端子に伝えられる。

このメインアンプＭＡ・の一対の入出力端子に鉱、ｐチ
ャンネルＭＯ８ＦＥＩＴＱＩ。＋　Ｑ＋ｔｔ　で＊成嘔
ｎ７ｊグリチャージＭＯ８１ＦＩ［ｌ’ｌ’と、両者の
プリチャージレベルに’ｌ＋しくする上記同様なｐチャ
ンネルＭｏ５ＦＩＴＱｔｓか設けられている。これらの
ＭＯ８ＦＩＴＱ＋ｅないしＱｌｍのゲートには、上述し
たタイミング４ｇ号φ８か印加されている。

このメインアンプＭＡｏも上記センスアンプｓＡ。

と同様なＭＯ８ＦＦＩＴＱｔｓないしＧＬｔｓ　　によ
り構成きれ、一方の出力信号、すなわち、ノードＮＢ。

からの出力信号がｐチャンネルＭＯ８ｔ囲ＴＱｔｅとｎ
チャンネルＭＯ８ＦＩ！ＩＴＱｌ、。で栴成嘔れたイン
バータを通して、出刃信号ＢＬ、’ｉ形成する。このイ
ンバータの接地側に設けられたｎチャンネルＭＯ８７１
１ＴＱｓＬのゲートと上記差動回路の活性化を制御する
ＭＯ８ＦＲＴＱ、、のゲートには、上記したタイミング
信号φｔ＆か印加されている・このタイミング信号φｔ
ａか））イレベルの期間、上記差動回路に、センスアン
プから送られてきた信号全項＋１鴨して、ラッチする。

すなわち、スタティックな出力信号Ｂｂｏかメインアン
プＭＡ、から出力される。

なお、上記メインアンプにおいて、ｂチャンネルＭＯ８
７ＥＩＴＱｓｔは、前述したセンスアンプにおけるＭＯ
８ＦＦ！ＴＱｓと同様の鋤＠ｔする。すなわち、メイン
アンプ寺へのプリチャージを行なっているとき、タイミ
ング信号φｓはロウレベルとされる。このため、このと
＠ＭＯ８ＦＭＩＴＱ＋７かオン状態となり、このＭＯ８
Ｆ］ｌｌＴからもメインアンプ等へのプリチャージが行
なわれるようになり、プリチャージの高速化が図ｎる。

また、このメインアンプへのプリチャージのとき、上記
タイミング信号φｔａにロウレベルとされる。このため
、上ｉｉｄＭＯ８ＰＥＩＴＱｘｔｔ！オフ状態となる。

また、プリチャージにより１ノードＮＢ。

もハイレベルとなるため％ＭＯ８ＦＩＴＱｌ・もオフ状
態となる。この几め、メインアンプかプリチャージ嘔れ
る前に、インバータから出力されていた出力信号ＢＬ・
のレベルが、この出力信号ラインの浮遊答１（を生容廖
）及びＭＯ８ＦＥＩＴＱ１．。

ＧＬｍ・の浮遊谷Ｉｌ（寄生容量）に保持さｎることに
なる。従って、メインアンプかプリチャージ賂れている
ときも、インバータからは、プリチャージされる前の出
力信号か出力されることＫなる。

上記各メインアンプから出力された続出し出力信号ＢＬ
ｎμ、七れぞれ第２Ｃ図に水石れているようなインバー
タエＶに供給され、上記出力１ｇ号ＢＬｎＫ対して位相
反転葛れた信号Ｄｆ、′　と、土配出力信号ＢＬｎに対
応した信号Ｄｎ′　とにされて、次段のｇｏｏ回路に供
給賂れる。なお、このインゝパータエＶとしてに、例え
ば、第１林図に示されているよりな０ＭＯ８回路によっ
てＷｌｔ成されたスタティック型のインバータか使われ
る。

第３図には、Ｘデコーダの一実施例の具体的回路図か示
されている。

この実施例では、１本のワード＃に１ｓ択するために、
３段Ｉ４！ｆ［分けて、その選択信号か形成さｔ′Ｌる
。このように３段階に分けたのは、まず第１に、ら簿成
されることによって比較的大きな面積ｒ有するＮＡＮＤ
ゲートの横方向の配列間Ｍ）（ピッチ）ｔ１メモリアレ
イのワード線配列ピッチに合せることにるる。また、第
２に框、１つのアドレスイぎ号軸の有する負＃’ｔ＠く
して、そのスイッチングスピードを同上６せることにあ
る。

したかって、上位アドレスイぎ号ａ４＋ａ４　な−へＬ
ａ９　＋　ａｓ　ｋ受けるｐチャンネルＭＯ８７ＩＴ択
偏号を形成する。そして、中位２ビツトのアドレスイぎ
号ａ１．ａｓで形成名ｔ１．たｌ／４選択デコード（ｇ
号ａｏｎないしａ目　と、上記デコード出力？インバー
タＩＶ、で反転した信号を受けるｐチャンネルＭ０８Ｆ
Ｅ！ＴＱ、４曹＊　Ｑ＋４１１及びｎチャンネルＭＯ日
Ｆ１］ＴＱ＊４．Ｑ＋４１　とにょ夛、４本分のワード
１Ｉｉ１選択信号を形成する。この４本分のワード−迫
択匍号は、インバータ形態のｐチャンネルＭＯ８ＦＥ］
ＴＱ４＠とｎチーｖンネ＃　Ｍ　Ｏ８Ｆ　Ｍ　ＴＱ４ｖ
からなるワード線駆動（ロ）路のゲート人力にそれぞれ
印加される。

１九、下６１２ビットのアドレス信号ＩＬ　（１＋　ａ
　。

と、ワード線選択タイはング信号φ８とで、ワード線選
択タイミングに同期して形成される４つのワードＩＶｉ
１選択タイばフグ１ＦＮ号φＷＯＯないしφ７゜か、上
記駆動回路のｐチャンネルＭＯ８Ｆ［ＴＱｉｓＱ％）の
ドレインに伝えられる。

したかって、アドレス信号ａｔ、ないしａ・かすべてゝ
ＯＮのとき、耳い換えれば石ないし石がすべてＪ′のと
きに、ワード線選択タイミング信号φ８に同期して、ワ
ード線Ｗｅ　ｋハイレベルに立ち上らせることかできる
。

’ｔｆｃ、各ワード線には、特に制限されないか、ドラ
イバーに対して反対側に非選択のワード線の電位を回路
の接地電位にするためのＮチャンネル型ＭＯ８ＦｆｔＴ
か接続され、各ＭＯ８Ｆ　ＥＴのゲートには、それに対
応する駆動１路に供給逼れるワード線選択タイきング信
号φ１□ｊ（ｔ＝０．１、ｊ＝０　、１　）に対して位
相反転さｆｌた信号か供給される。例えば、駆動回路Ｄ
Ｖｏか結合さｔｔ７’（ワードＨＷ　ｏ　Ｉｃ　ｒｉ、
タイミング信号φＷ１１０に対して位相反転嘔れた信号
φｙｏｏが七のゲートに印加されるＭＯ８Ｆ］１ｌＴＱ
ｔｙｏか結合される。このように１ することにより、非選択のワード−１例えは、竿ｉの電
位Ｖ工、ＭＯ８７ＩＴＱ４ｍ及びｑ息１３によって接地
電位に場れるため、ワード線の多ｍ選択を防止すること
かできる。なお、タイばング信号φＷ１ｊに対して位相
反転嘔れた信号は、例えば、！イきング信号φｗｉｊ”
インバータによｐ位相反転させｎは簡単に得られる。

第４図には、カラムスイッチを選択するＹ、デコーダの
一実施例の回路図が示されている。

この実施例のデコーダは、第２Ａ図に示したカラムスイ
ッチＯＷ、のＭ０８ＦＥＴ８．ないし８１１を選択する
デコード信号ｙ０゜ないし７ｘｔを形成する。

並列形態とされたｐチャンネルＭＯ８ＦＥＴＱＩ１１．
Ｑｌｌと、直列形態とされたｎチャンネル間０８ＦＥＴ
Ｑｓｓ＝　　Ｑ６４とにより、２人力のＮＡＮ　Ｄゲー
トが構成され、例えば上記デコード信号ｙ０゜を形成す
る場合には、アドレス信号ｊｕｔ　　ａ−がその入力に
印加される。上記並列形態のＭＯ８ＦＥ　Ｔ　Ｑ　８１
　ｔ　Ｑ　ｓｌに対して直列にｐチャンネル間０８ＦＥ
ＴＱｓ。が設けられ、上記直列形態とされたＭ　０８　
Ｐ　Ｅ　Ｔ　Ｑｓａ　＊　ＱＳ４に対して並列にｎチャ
ンネルＭＯ８ＦＥｉＴ（Ｊ＋ｔが設けられ、これらのＭ
０８ＦＢＴＱｓ。ｅ　Ｑｓｔのゲートには、第１Ｄ図に
示したタイミング信号φｐｃが印加されている。

上記論理ゲートの出力は、インバータＩＶ、。

ＩＶ、を通し℃上記デコード信号ｙ０゜とされる。

上記カラムスイッチＯＷ０のＭＯ８ＦＥＴＳ。

ないしＳ、を選択するデコード信号Ｙｅｓ）’ｓについ
ても、ｌビットのＹアドレス信号と上記タイミング信号
φｐｃとにより上記同様なデコーダによって形成される
。

したがり℃、Ｙアドレス信号に無関係に、プリチャージ
期間には、上記タイミング信号φ、。がハイレベルとな
って、そのデコード出力をすべてロウレベルにする。こ
れにより、ｐチャンネルＭＯ８ＦＦｉＴで構成されたカ
ラムスイッチは、すべてオンするものとなる。したがっ
て、第２Ａ図において、データ線ＤＬへのプリチャージ
は、上記プリチャージＭＯ８ＦＤＴＰ、ないしＰ８等の
オンによるプリチャージとともに、このプリチャージ動
作によりオンするセンスアンプ８Ａ６のｎ？ヤンネルＭ
Ｏ８ＦＥＴＱ、、Ｑ４のオンとともに、ｐチャンネルＭ
Ｏ８ＦＦ！ＴＱｓのオンにより、センスアンプ側からも
データ線ＤＬへのプリチャージを行なわせることにより
て、プリチャージ期間の短縮化を図ることができる。

第５図には、第１Ａ図における８００回路の一実施例の
概略図が示されている。

論理演算回路は、上記ＲＯＭからの３８ビツトの読出し
信号Ｄ０’、　Ｄ０／ないしＤ　ｈ４　ｓ　Ｄ　ｓｒ’
を受け、所定の組み合せの排他的論理和により、誤りビ
ットを指定するシンド四−ム８゜ないしＳ、を形成する
。例えば、第６図に示すような検査！トリックスに基づ
い（上記排他的論理和の組み合せが決定されるとともに
、書込みデータＷのパリティピッ）　Ｂ　ＰｏないしＢ
Ｐ、が決定される。

例えば、上記書込データＷのデータビットＢ０ないしＢ
、１に同図に示すように′１′と′θ′を書き込む場合
、そのパリティピッ）ＢＰ、は、上記検？）９ツクスの
シンド四−ム８゜Ｋ着目し、その行において′１Ｎの立
クズいるピットに対心した上記書込データ間で排他的論
理和をとり、この排他的論理和が′θ′になるように、
パリティピッ）ＢＰ、の値が決められる。上記データで
は、データビットＢ０ないしＢ４　ｅ　Ｂ１４ないしＢ
３．及びＢ１１１ないしＢ、。の関で排他的論理和がと
られる。

この場合、この排他的論理和はｖｋｌ＃となるため、パ
リティビットＢＰ、は′１′とされて、上記データビッ
トとこのパリティピットとの排他的論理和が′Ｏ′とな
るようにされる。

以下、同様にシンドローム８１ないしＳ、の行につい℃
同様に排他的論理和が′０２になるように、パリティビ
ットＢＰ１ないしＢＰ、が決定される。

このデータの例では、上述のようにし℃決定されたパリ
ティピッ）ＢＰ、ないしＢＰ、は、同図に示すように全
て′ＩＮとなる。

シンドローム８゜ないしＳｌを求める論理式は、次式（
１）ないしく６）のようになる。

８ｏ　＝Ｂｏ　＄Ｂ１ｅＢ＊　ｅＢｓ　ｅＢａ　６９Ｂ
ｘ４ｅＢｓｓ＄３１６　ΦＢｌ？Φ１３ｔａΦＢ　ｎ　
ｅＢ　！Ｏ■ＢＩ＠　Ｂ　ｕ　＠　Ｂ　ｕ　ｅ９　Ｂ　
Ｐ　ｏ　　　　　　　　””（１）Ｓ、＝Ｂｏ　ｅＢｓ
　ｅ９Ｂｓ　Ｃｆ３ｐｙΦＢ　ｓ　ｅｔ３　Ｂ　１４　
ｅ７３　Ｂｔｓ＄　Ｂ　１６　ｅ　Ｂ　１？　＠　Ｂ　
！ｍΦＢ　ｍｓ　＠　Ｂ　！４６９　Ｂ　ｍｓΦＢｓｏ
■ＢＰ、　　　　　　　　　　　・・・・・・（２）８
＊　＝Ｂｔ　ｅＢｓ　ｅＢｓ　＄Ｂｔｏ■Ｂ　ｔｔ　ｅ
　Ｂ　１４　＄Ｂ＋ａΦＢ、。ΦＢ０■Ｂ□ΦＢｓｅΦ
Ｂ２．ΦＢｔｅΦＢ、。■Ｂ□■ＢＦ、　　　　　　　
・・・・・・（３）８、　＝Ｂ、ΦＢ、■Ｂ、ΦＢｔｔ
　ｅ３　Ｂ　ｔｍΦ］ＢｔｕΦＢ１１ｅＢ　ｔｏ　ｅ３
　Ｂ　ｔｓΦＢ　ｔａ　ｍ　Ｂ　１４　ｅ３　Ｂ　！＋
１ΦＢｌ？ｅＢＰ、　　　　　　　　　　　　　　・・
・・・・（４）８４＝Ｂ、■Ｂｙ＄Ｂｓ。ｅＢｔ＊ΦＢ
　ｔａ　＄　Ｂ　ｔ。

ｅｔ３　Ｂ　１６　ｅ　Ｂ　！Ｉ　ｅ　Ｂ　ａｓ　ｅ　
Ｂ　ｗｅΦＢｍｓ　ｅ　Ｂ　ｓｔ■ＢＰ、　　　　　　
　　　　　　　　　・・・・・・（５）８Ｂ　＝Ｂ４　
ｅＢａ■Ｂ　ｕ　ｅｉ３　Ｂ　ｔｓ■Ｂ　ｌ？　ｆＢ）
　Ｂ　ｔｔ＠　Ｂ　ｔａ　ｅ　Ｂ　ｔｓのＢ　ｔｖ　ｅ
　Ｂ　ｕΦＢ　ｔｏ　ｅ３　Ｂ　ｍ。

ΦＢ□ΦＢＰ、　　　　　　　　　　　・・・・・・（
６）なお、これらの論理式にかいて、Φ印は排他的論理
和を示し１いる。

第１Ａ図に示した実施例のマスク＠ＲＯＭでは、上記デ
ータビットＢ０ないしＢ、１１と上記パリティビットＢ
Ｐ、ないしＢＰ、とからなる３８ビツトが、アドレス信
号人。ないし八１４からなる１組のアドレス信号によつ
て選択される３８個の配憶用Ｍ０８ＦＩｉｌＴに書き込
まれる。すなわち、１つのＸデコード信号と２つのＹデ
コード信号とにより選択される３８個の記憶用ＭＯ８Ｆ
Ｆ）Ｔ（メ毫リセル）に上記３８ビツトがそれぞれ書き
込まれる。

例えば、左側メモリアレイを構成する各群に対して、上
記３８ビツトのうちの１ビツトづつが割当られて、書き
込まれる。特に制限されないが、メモリアレイＭ−ＡＲ
Ｙ、には、上記データのうちデータビットＢ、ないし１
３ｔｓが書き込まれ、メモリアレイＭ−Ａ）ＬＹ、には
、データビットｎｏないしｎｅｔ及びパリティビットＢ
Ｐ０ないしＢＰ。

が書き込まれる。

このようにして、第６図に示すような書込みデータＷを
メモリアレイ内に書込んだ後、上記書込みデータＷを８
００回路に読み出した時、そのデータが、例えば同図に
示すような読み出しデータ凡のように誤まったデータに
なつ℃いた場合、すなわち、書込んだと鎗のデータＷが
読み出し時には、その第７桁目のビットＢ、が′０′か
ら′１′に変化していた場合、Ｂ００回路内の論理演算
回路は、このデータ几にもとづいて、上記式（１）ない
しく６）に従いシンドロームＳ０ないし８．を論理演算
する。このシンドロームＳ。ないし８ｓを求める演算過
程において、上記第７桁目のビットＢ。

が取り込まれるのは、−シンドロームＪ　と８４を求め
る論理演算である。上述したように第７桁目のビットＢ
、が′θ′から′Ｉ′に変化しているため、上記シンド
ロームＳ１　と８４は、それぞれ′１“となる。この他
のシンドローム８゜、８Ｉ。

Ｓ、及び８ｓ　Ｋ関し１は、それを求める演算過程にお
い℃取り込塘れるビットにｖＡｔりがないため、このシ
ンドローム８゜、８２　？　　ａｓ及びＳ、は、それぞ
れ１０“となる。

このため、論理演算回路から出力されるシンドロームＳ
、ないし８゜のビットパターンは、′０１００１０“と
なる。このビットノ（ターンは、第６図に示しｔご検査
マトリクスにおいて、第７桁目のビットＤ７を指示する
シンドロームＳ、ないしＳ。

のピットパターンと一致する、すなわち、上記検査マト
リクスにおいて、ビットＤ、の列ヲ見ると、シンドロー
ムＳ、ないし８０の）（ターンは、′０１ｏｏｉｏ’と
な−）−ｔおり、上記論理演算回路から出力されたシン
ドローム８．ないしＳｏのビットパターンと一致し℃い
る。但し、この場合、検をマトリクスにおいて、空白の
欄は％□ｌとされる。

つまり、上記論理演算回路から出力されるシンドローム
８．ないしＳ００ビツトパターンは、そこに供給されて
いるデータに含まれ又いる誤りのあるデータビットの桁
を示している。

上記論理演算回路から出力されたシンドロームと、イン
バータで反転されたシンドローム８（、すいしＳ、は、
誤り桁数に変換するデコーダＤＯ几に入力される。

デコーダＤｏｌｔは、アンドゲートＧ０ないしＧ５．で
構成され、それぞれの出力が′１′の場合に誤り桁であ
ることを示している。これらのアン０ ドグート旧１ないしＧ、Ｉと、上記読出しデータ凡の情
報ビットＢ０ないしＢ□とは、それぞれ排他的論理和回
路Ｅ　Ｘ　ＯＲｏないしＥＸＯＩＬ、１ｍに入力され、
上記マルチプレクサへ伝える出力データＤ。

ないしＤ□を形成する。上述のように第７桁目に誤りが
あると、アンドゲートＧ、の出力が′ｌｌとなるため、
上記１１′と誤まって読出された第７桁目の信号は、Ｈ
ＸＯ几、によ−）Ｃ’１′から％（）Ｉに反転され１正
しい情報に訂正される。

なお、この実施例の６００回路では、１ビツトのエラー
を訂正することはできるが、２ビツト以上のエラーを訂
正することはできない。例えば２ビツトのエラーを訂正
することのできるよ５な８００回路においては、その構
成が複雑となり、素子数も増加する。ｉたこの場合には
、パリティビット（冗長ビット）を大幅に増やさなけれ
ばならない。

第７図には、前記エツジトリガ又は上記論理演算回路及
び誤り訂正に用いられた排他的論理和回路の具体的一実
施例回路が示され１いる。

この実施例では、ｐチャンネルＭＯ８ＦＦｆＴＱＰ１な
いしＱｐ４及びｎチーｗ７ネルＭＯ８ＦＥＴ。

ＱｏｌないしＱｎ４で構成されている。上記ＭＯ８ＦＥ
ＴＱｐｔ−Ｑｐ２及びＭｏ５ｒＥＴＱｎ、ＩＱｎ２が直
列形態とされ、上記ＭＯ８ＦＥＴＱｐｓ−Ｑｐ４及びＭ
Ｏ８ＦＥＴＱ、、ＩＱｎ、が直列形態とされ℃いる。

上記ＭＯ８ＦＢ’Ｉ’ＱＰ２とＱｎｌの接続点及びＭ０
８ＦＢＴＱｐ４とＱｎ３の接続点が共通接続され出力Ｏ
ＵＴを形成する。上記ＭＯ８ＦＦｌｔＴＱｎ１゜Ｑｎ２
のゲートには、それぞれ入力信号ａ、　ｂが印加され、
上記Ｍ０８ＦＥＴＱｎ３．Ｑｎ４のゲートには、それぞ
れ入力信号ａ、ｂが印加され℃いる。

また、上記ＭＯ８ＦＥＴＱｐｔ−Ｑｐ４のゲートには、
それぞれ入力信号ａ、ｂが印加され、上記Ｍ　Ｏ８Ｆ　
Ｂ　Ｔ　Ｑｐ　２　ｔ　Ｑｐ　Ｂのゲートには、それぞ
れ入力信号す、ａが印加されている。

今、入力信号ａ、　　ｂが共にハイレベル（′１＃）の
ときには、Ｍ　ＯＳ　Ｆ　Ｂ　Ｔ　Ｑｎ　１　＊　Ｑｎ
ｔがオンして、出力ＯＵＴをローレベル（％　ｏ　＃　
）にする。逆に、入力信号ａ、　　ｂが共にハイレベル
のときには、ＭＯ８ＦｇＴＱｎ３．Ｑｎ、がオンして出
力ＯＵＴを同様にローレベルにする。

そして、入力信号ａ（又はｉ）がローレベルで入力信号
ｂ（又はｂ）がローレベルのときには、ＭＯ８ＦｇＴＱ
、、（又はＱ、、、）とＭＯ８ＦＦＩＴＱ、４（又はＱ
、２）がオンし℃、出力ＯＵＴをノ・イレベルにする。

このように、入力信号ａ、ｂのレベルが一致したときに
は出力ＯＵＴをローレペ′ルにし、不一致のときには出
力ＯＵＴなノ飄イレペルにするから排他的論理和動作を
行なう。

この実施例回路は、素子数が８個と少なく、かつ電源電
圧ｖｃｃと接地電位間で直流電流が流れないから極めて
低消費電力になるという利点を有する。

上記ＥＯＯ回路内の論理演算回路においては、シンドロ
ームＳ。ないしＳ、を形成するために、その内部で前記
論理式（１）ないしく６）に示すような論理演算が行な
わ第１ている。すなわち、多数の排他的論理和動作が論
理演算回路内で行なわれている。

このため、この排他的論理和動作を行なう論理回路と゛
して、第７図に示すような排他的論理和回路を用いるこ
とにより、比較的少ない素子数で上記論理演算回路を構
成することができるようになるとともに、この論理演算
回路での消費電力を比較的小さくすることができる。

また、前記第２Ａ図において、右側のメモリアレイに情
報を書込む際、左側のメモリアレイに対して反転した情
報を書込むようにすれば、センスアンプ及びメインアン
プからの読み出しデータは、左、右いずれの読出しにお
い工も常に正相出力ＢＬｎ（Ｄｎ’）とすることができ
る。

第８図には、上記メモリアレイの選択された一対のデー
タ線のそれぞれの電位ＶＤ及びＶＤが、時間とともに変
化するようすを示している。

同図において、破線は、ダミーセルが結合されたデータ
線の電位変化を示している。また、一点鎖線は、記憶用
ＭＯ８ＦＥＴに情報′０′が書込まれているときのデー
タ線の電位変化を示し、二点鎚線は、上記記憶用ＭＯ８
ＦＥＴに情報′１′が書込まれているときのデータ線の
電位変化を示して〜）る。

センスアンプは、この一対のデータ線間の電圧差を増幅
して、メインアンプに伝える。

この場合、前述したように、接地線が選ばれないデータ
線においては、上述のようなディスチャージが行１１わ
れ１１いから、プリチャージレベルが保持された１１と
なり、無効消費電流が生じるのを防止することができる
。

＠９図には、出力マルチプレクサ及び出力バッファの一
実施例の具体的回路が示されている。

８００回路からの出力信号Ｄ口ないし１）、、は、次の
ようなマルチプレクサによって、８ビツトずつが出力バ
ッファに伝えられる。

代表とし１示されたデータＤ。につい工説明すると、こ
のデータＩ）。はインバータＩＶ、を通して、ｐ　ｆ　
、ｗ　：／ネ／Ｌ／ＭＯ８１！’ＥＴＱ、！とｎチーＶ
７ネルＭＯ８ＦＥＴＱ、８のゲートに伝えられる。上記
ＭＯ８ＦＢＴＱ、ｅとＱｌのドレイン出力は、それぞれ
ｐチャンネルＭ０８ＦＦｉＴＱ□とｎデセンネルＭｏ５
ＦＢＴＱ、、を通して、出力線に接続される。

タイミング信号φ。。ないしφ１．は、特に制限されな
いが、第１・０図に示すようなアドレスバッファとＹ、
デコーダとによって形成される。アドレスバッファは、
２つの単位ハッ７アＡＤ、。

ＡＤｔからなり、それぞれの単位バッファは、同じ構成
とされるので、同図には、単位バッファＡＩ）、のみに
ついてだけ具体的回路が示されている。単位バッファＡ
Ｄ１は、スタティク型回路で構成されている。すなわち
、ＭＯ８ＦＦ）ＴＱ、。

ないしＱ１□によって単位バッファＡＤ、は構成されて
いる。Ｙ、デコーダも４つの単位デコーダＹＵ、〜ＹＵ
４からなり、それぞれが同じ構成にされている。このた
め同図では、単位デコーダＹＵ、のみが示されている。

単位デコーダＹＵ。

は、ＭＯ８ＦＢＴＱ、、□ないしＱｏ。によって構成さ
れており、前記第３図で示したＸデコーダと異なり、特
別なタイミング信号を必要としない回路構成とされてい
る。このため、上記Ｙ！デコーダは、アドレスバッファ
から供給されるアドレス信号だけで上記タイミング信号
φ。ｏｌ、ｃいしφ１．゛を形成することができる。

上記Ｙ　１　デコーダは、アドレス信号ａ１１　ｔ　　
ａ　Ｉｓ　ｖ　　ａＩｌｌ　＊ｉ−を受けて、１／４選
択信号を形成する。

今、Ｙアドレス信号ａ　ｌｌｌ　？　　８１６が共に％
０＃”ならばタイミング信号φ。、がハイレベルとなる
。この信号φ。。は、第９図において、１１チャジネル
Ｍ０８　Ｆ　Ｅ　Ｔ　Ｑ、ｌｌ？と、インバータＩＶ、
を通して反転されてｐチャンネルＭＯ８ＦＥｉＴＱ□の
ゲートに印加される。

したがっ℃、タイミング信号φ。。がハイレベルのとき
、これらのＭ　Ｏ８Ｆ　Ｆｉ　Ｔ　Ｑｓｅ　ｔ　Ｑｌｌ
ｔが共にオンするので、上記データＤ。が出力線に伝え
られ、上記タイミング（Ｎ号φ。０がｐウレベルのとき
上記Ｍ　ＯＳ　Ｆ”　ＨＴ　Ｑ、ｑｅ　ｐ　Ｑ、ｗｙが
共にオフするので上記データＤ。に無関係にハイインピ
ーダンスとなる。

データＩ）。からり、までの８ビツトの信号を受ける８
個の上記同様な回路が１組とされ、上記タイミング信号
φ。。により１制御される。

そして、残りのデータ信号についても、データＤ、〜Ｄ
、、、　　Ｄ、１．１％：［）、、及びＤ　１４〜Ｉ）
３１のように、８ビツトづつが上記同様な回路で構成さ
れ、残りのタイミング信号φ。、ないしφ１．によって
制御される。そして、上記４組の出力線は、対応するビ
ットＤＯ＊　　Ｉ）１１　ｔ　　Ｄ１６？　　Ｄｔ４の
ように８ビツトおきのデータ間で共通化される。したが
って、出力線の総数は８本とされる。

出力バッファは、上記出力線に応じて設けられた８個の
出力回路からなり、その一つが代表として示されている
。

この出力バッファは、Ｍ０８ＦＥＩＴＱ！＠ないしＱｅ
ｌｌで構成された２組の２人力ＮＡＮＤゲートと、４つ
のインバータＩＶ、ないしＩＶ、と、ｎチャンネルＭＯ
８ＦｇＴＱｕ＊　Ｑｅｓで構成されたプッシュプル出力
回路とで構成される。

すなわち、上記マルチプレクサの出力線からの信号を受
けるインバータ１ｖｌｌの出力信号は、ＭＯ８ＦＦｉＴ
Ｑ＊ｏないしＱｏで構成されたＮＡＮ　Ｄゲートの一方
の入力に印加される。また、上記インバータＩＶ、の出
力信号を受けるインバータＩＶ、の出力信号は、Ｍ　Ｏ
ｐ　Ｆ　Ｅ　Ｔ　ＱｓｓないしＱ工で構成されたＮＡＮ
Ｄゲートの一方の入力に印加℃いる。上記２つのＮＡＮ
Ｄゲートの出力信号はそれぞれインバータＩＶ、、ＩＶ
、を通して出力Ｍ　Ｏ８Ｆ　Ｅ　Ｔ　Ｑｌｌ？　ｅ　Ｑ
ｅｓのゲートに伝えられる。

上記タイミング信号φ□２は、例えば、前述した基準信
号φＰＣＩＩＩφｘ８およびチップ選択信号ＯＦ）によ
っ℃形成され、チップが非選択の期間と、アドレス信号
へ〇〜Ａ、４が変化したことにより、新らたなデータが
メインアンプから８００回路に出力されたことによって
、Ｆｉ００回路の出力信号が不足になったとき、−上記
タイミング信号φＲ７はロウレベルにされる。このタイ
ミング信号φＲ□がロウレベルにされることにより℃、
８００回路からの読み出しデータとは、無関係に、出力
Ｍ　ＯＳ　Ｆ　ＩｆｌＴＱ＾ｙ＊Ｑ＊ｓがオフ状態にさ
れる。このため、外部出力端子Ｄｎ（ｎ＝０〜７）はハ
イインピーダンスとなる。これにより、この実施例の半
導体記憶装置を共通データバス方式のシステムに接続す
せることができるとともに、不定なデータが出力される
のを防止することができる。

次に、この実施例の動作を、第１Ｄ図に示した波形図に
従っ又簡単＆Ｃ４５！明する。

まず、所望のメモリセルから情報を読み出すために、ア
ドレス信号へ〇ないしＡ１４が変化させられる。すると
、エツジトリガから、エツジトリガパルスφａｐｄが発
生される。

一方のパルス幅伸長回路は、このエツジ）　ＩＪガパル
スφａｐｄを受けて、データ線等のプリチャージ時間を
規定する基準信号φ、。を形成する。また他方のパルス
幅伸長回路は、このエツジトリガパルスφａｐｄの立下
りに応答して、ワード線選択タイミング信号φ８と、ワ
ード線をメモリセルの選択レベルまで立ち上げるのに要
する時間に対応したパルス幅を有する基準信号φ工、を
形成する。

ワード線選択タイミング信号φ８が立ち上がることによ
り、所望のメモリセルが結合されたワード線及びそれに
対応したダミーワード線の電位が上昇し始める。

アドレス信号が変化してから、予じめ決められた時間だ
け経過すると、すなわち、データ線及びセンスアンプ等
のプリチャージに費する時間だけ経過すると、基準信号
φｐｃｓが立ち下る。これに応答して、内部タイミング
信号発生回路は、タイミング信号φ８を立ち上げるとと
もに、タイミング信号φ　を立ち下げる。タイミング信
号φ、Ｃがｃ 立ち下がることにより、データ線およびセンスアンプ等
のプリチャージが終了する。これに対し又、メインアン
プは、タイミング信号φ、が立ち上がるため、プリチャ
ージされ始める。

また、タイミング信号発生回路は、タイミング信号φ５
のハイレベルへの立ち上がりに続いて、タイミング信号
φｌａをロウレベルに立ち下げる。

これにより、金管で活性化されていた、メインアンプ及
びその後段のインバータが不活性状態となり、メインア
ンプのラッチが解除される。

このため、メインアンプのノードＮＢｒ１は、前に出力
していた状鯛からプリチャージレベルに変化する。

また、このタイミング信号φ６が立ち上がるため、所望
のメ、Ｅ−リセルが結合された接地線のディスチャージ
用Ｍ　０８　Ｆ　Ｂ　’１’と、この所望のメモリセル
に対応したダミーセルが結合された接地線のディスチャ
ージ用ＭＯ８Ｆ’ＢＴがオン状態になる。

さらにこのとき、タイきング信号φ、。が立ち下がるた
め、プリチャージのために、全てのデータ線をセンスア
ンプに結合させていたカラムスイッチが、所望のメモリ
セルが結合されたデータ線と、それに対応したダミーセ
ルが結合されたデータ線のみをセンスアンプに結合させ
るように動作する。

このため、所望のメモリセルに記憶されていた情報がデ
ータ線の電位変化として、センスアンプの一方の入出力
端子に伝わり、このセンスアンプの他方の入出力端子に
、ダミーセルからの基準電圧が伝わるようになる。すな
わち、所望のメモリセルが結合されたデータ線ＤＬｎの
電位は、同図に示されているように、そのメモリセルに
記憶されている情報に従って、変化する。

次に、上記基準信号φに８が立ち下がる。このときには
、所望のメモリセルが結合されたワード線の電位が、メ
モリセルの選択レベルになつている。

この基準信号φ８．の立ち下がりに応答し℃、内部タイ
ミング像号発生回路は、タイミング信号φ５を立ち下げ
る。これにより、メインアンプへのプリチャージが終了
する。

内部タイミング信号発生回路は、このタイミング信号φ
５の立ち下がりに同期して、センスアンプを活性化する
ためのタイミング信号φＰＡＩを立ち上げる。これによ
り、センスアンプが、上記メモリセルが結合されたデー
タ線と、上記ダミーセルが結合されたデー４１線との間
の電位差を増幅し始める。

また、内部タイミング信号発生回路は、このタイミング
信号φＰＡＩの立ち上がりに同期し１、ワード線選択信
号φえを立ち下げる。すなわち、ワード線を非選択レベ
ルにして、低消費電力化を図る。

上記のように、センスアンプが動作し始めることにより
、所望のメモリセルが結合されたデータ線ＤＬｎの電位
は、同図に示すように、それに記憶されている情報に従
つて、太き（変化する。

センスアンプによって、上記１対のデータ線間の電位差
が、ある程度増幅されると、内部タイミング信号発生回
路は、タイミング信号φＰＡｆｆｉを立ち上げる。これ
により、センスアンプの出力信号がメインアンプに伝達
される。

このタイミング信号φＰＡｉＪの立ち上がりに続いて、
内部タイミング信号発生回路は、タイミング信号φｌａ
を再びハイレベルに立ち上げる。このタイミング信号φ
ｌａの立ち上がりにより、メインアンプ及びインバータ
が活性化され、センスアンプから送られてきた上記出力
信号を増幅するとともにラッチして、これをＥＯＯ回路
に伝える。従っ１、メインアンプのノードＮＢｎのレベ
ルは、プリチャージレベルから、所望のメモリセルの情
報に従ったレベルに変化する。インバータは、その出力
ノードの寄生容量に保持していたデータから新らたなデ
ータを出力するように変化する。

またＥＣＯ回路は、インバータが古いデータから新たら
しいデータを出力するまでに要した時間と、ＢＯＯ回路
自体の遅れ時間とにより、主に決まるある時間の間、不
定のデータを出力した後、６００回路によつ又正確に訂
正された新しいデータを出力するようになる。

このＥＯＯ回路が、不足のデータを出力している間、タ
イミング信号φ４２は、ロウレベルとされる。これによ
り、外部出力端子は、この間、フローティング状態とな
っている。その後、新しいデータが外部出力端子から出
力されるようになる。

また、内部タイミング信号発生回路は、上記タイミング
信号φ０、をロウレベルに立ち下げた後、再びタイミン
グ信号φｐｃをハイレベルに立ち上げて、再びデータ線
、センスアンプ等のプリチャージを始めさせる。

なお、メインアンプが、不活性状態にされ王から、再び
タイミング信号φ１ｍによって活性化されるまでの間は
、メインアンプの後段の上記インバータによっ１前のデ
ータが保持されているため、６００回路の出力゛信−号
り。および外部出力端子からの出力信号ＤＯｎは、前の
データとな一２″Ｃいる。

また、タイミング信号φ、のロウレベルの立ち下げは、
基準信号φＰｃ１ｌ又は、基準信号φ。のいずれか、立
ち下がりの遅い万によって規定される。

これは、前にも述べたように、読み出し動作を確実に行
なうためである。

次に、アドレス信号と、外部出力端子からの出力データ
］）Ｏｎ　（ｎ＝０〜７）との関係につい１述べる。ｉ
ｌ１図には、アドレス信号Ａ０〜Ａ１６と、出力データ
ＤＯｎとの関係が示されている。

アドレス信−ｆｌＡ。〜Ａ、４のいずれか１つのアドレ
ス信号が変化すると、前述したように、３２ビツトのデ
ータがＥＯＯ回路から出力されるようになる。特に制限
されないが、この実施例においては、この３２ビツトの
データを４つの組み分けて時分割的に外部出力端子から
取り出すことができるようになっている。すなわち、ア
ドレス信号Ａ　、５とＡ、１．ｌの組み合わせにより、
４つの組みのいずれを取り出すかを決めることができる
ようになっている。

第１１図に示され壬いるように、アドレス信号Ａ　Ｉｌ
ｌ　、　Ａ　１６の組み合わせを■の状態にすると、外
部出力端子からはＤＯ（■）で示され℃いる８ビツトの
データを取り出すことができる。これに続い又アドレス
信号Ａ　Ｉ４　ＨＡ　１６の組み合わせを■の状態にす
ると、短時間の間に、この状態に従ったＤＯ（■）で示
されている８ビツトのデータを取り出すことができる。

以下、同様にして、短時間で、ＤＯ（■）で示されてい
る８ビツトのデータおよびＤＯ（■）で示され℃いる８
ビツトのデータを取り出ずことができる。

このように短時間で、Ｉ）０（■）のデー　タ、ＤＯ（
■）のデータ及びＤＯ（■）のデータを取り出すことが
できる理由は、すでに、データＤＯ（■）を取り出すと
きに、Ｉ）０（■）ないしＤＯ（■）のデータが８００
ｍ路の出力ノード壕で達しているからである。

ｌ　　　　　　　　餉１−−−□−１−−一−−一一一
□−キーーーー伽−響−エーーーー４工この実施例によ
れば、データビット数を多くして、必要なパリティビッ
ト数の占める割合を小さくしているので、メモリアレイ
の実質的な容量を大きくできる。そして、６００回路の
出力データは、マルチプレクサによって、数回に分けて
時分割的に出力するので、出力端子数が増加することは
ない。これにより、１チツプの半導体記憶装置において
、そのメモリアレイへの記憶容量が実質的に大きくでき
るとともＫ、その欠陥ビットの救済と読出しを効率良く
行なうことができる。

そして、メモリアレイから同時に読出す記憶用Ｍ　ＯＳ
　Ｉ”　ＥＴを、前述のようにセンスアンプに対応した
ブロックに分けであるので、半導体基板上においてこれ
らの記憶用ＭＯ８ＦＥＴは分散されることになる。した
がって、半導体基板子において複数ピットにわたって集
中的に発生する欠陥メモリセルがあっても、これらは読
出し時に分散されて読出されるので、前記１ビツト訂正
機能の８００回路を用いるものとしてもこれらを確実に
救済することができる。

また、メモリアレイ及びセンスアンプをダイナミック型
回路とした場合において、メインアンプを設けることに
より６００回路にスタティックな読出しデータ及びパリ
ティ信号が供給されるようになっているので、６００回
路の構成及び動作を簡素化することができる。

さらに、前記実施例のようにスタティック型回路とダイ
ナミック回路とを組合せて記憶装置を構成した場合には
、低消費電力化を図りつつ、その外部からの−取り扱い
を簡便にすることができる。

そして、ＯＭ　０８回路で構成することにより、スタテ
ィック型回路での消費電力が小さくできるので、よりい
っそうの消費電力化を図ることができる。

この発明は、前記実施例に限定されない。

半導体記憶装置にＥＯＯ回路を内蔵させろ場合には、前
述したような問題が生じる。したがって、この発明は、
上記問題を解決するものとしてＥＣＣ回路内蔵の半導体
記憶装置、例えば、各種の半導体１（、ＯＭの他、半導
体Ｉ（ＡＭに広く利用することができる。

【図面の簡単な説明】

第１Ａ図は、この発明の一実施例を示すブロック図、 第１Ｂ図は、そのエツジトリガ及びタイミング発生回路
の一実施例を示すブロック図、第１０図は、エツジトリ
ガの動作を説明するためのタイミング図、 第１Ｄ図は、エツジトリガ及びタイミング発生回路の動
作を説明するための波形図、 第１Ｅ図は、アドレスバッファ回路の一実施例を示す回
路図、 第１Ｆ図は、論理和回路の一実施例を示す回路図、 第１Ｇ図は、インバータ回路の一実施例を示す回路図、 第２Ａ図は、メモリアレイ及びセンスアンプの具体的一
実施例を示す回路図、 第２Ｂ図は、ＭＯＳＦＥＴの回路記号を示した図、 第２０図は、インバータ回路の一実施例を示す論理記号
図、 第３図は、Ｘデコーダの一実施例を示す回路図、１！Ｊ
４図は、Ｙ１゛デコーダの一実施例を示す回路図、 第５図は、ＥＯＣ回路の一実施例を示す概略図、゛第６
図は、その一実施例を示す検査マトリックスと書込／読
出しデータのビットパターン図、第７図は、排他的論理
和回路の一実施例を示す回路図、 第８図は、読出し動作を説明するためのタイミング図、 第９図は、マルチプレクサ及び出力バッファの一実施例
を示す回路図、 第１０図は、Ｙ、デコーダ及びアドレスバッファ回路の
一実施例を示す回路図、 第１１図は、時分割的に出力データを取り出すことを説
明するためのタイミング図である。 代理人　弁理士　　薄　１）利　幸 第１Ａ図 （／ｃｅ　　　ＱｔＪＵ 第１８図 （Ｅ 第２Ｂ図　　　第２Ｃ’ＥＪ 第　　３　　図 第　　４　図 ”ｆ’Ｐｃ　　（ｌｔ２　６−ｔＪ 第１頁の続き ０発　明　者　用本洋 小平市上水本町１４５０番地株式会 社日立製作所デバイス開発セン タ内 ■出　願　人　日立マイクロコンピュータエンジニアリ
ング株式会社 小平市上水本町１４７９番地

Claims (1)

1. 【特許請求の範囲】 １、　メモリアレイからのｍビットのデータ信号とｎビ
   ットのハリティ信号と金受けて、上記データ信号の叫り
   釘止ケ行なうＪｆｌＯＯｌ路と、このＪｉＩＣＯ回路か
   らの誤り訂正さｆｌたｍビットのデータを複数回にわた
   って時分割的に出力するマルチプレクサと、このマルチ
   プレクサの出力（ｍ号？受けて、外部用カイｄ号を形成
   する出力バッファと金含むこと全特徴とする牛導体配４
   １装置。 ２、　上記メモリアレイぽ、ダイナ′ミック型メモリア
   レイで構成され、ダイナミック型センスアンプによって
   胱出し信号が形成さｎｌ　このセンスアンプの出力信号
   は、上ｇ１ｇｏｏ回路の人力にスタティックなデー２４
   ６号及びパリティイｄ号ケ伝えるメインアンプに伝えら
   れるものでおること全特徴とする特許請求の組曲第１項
   記載の半導体記憶装置。 ３、上記メモリアレイは、ＲＯＭアレイを構成するもの
   であることを特徴とする％肝情求の範囲第１又は第２項
   記載の半導体記憶装置。 ４、特許請求の範囲第１．第２又は第３項記載の半導体
   記憶装置に、０ＭＯ８回路によって構成さｎるものであ
   ることを％徴とする半導体記憶装置。 ５、上記ｇａｏ回路に、１ビツトの誤り削正機能を持つ
   ものであること′ｔ″特徴とする特許請求の範囲第１．
   第２．第３又は第４項記載の半導体記憶装置。