JPS58203491A - Graphic CRT display circuit - Google Patents
Graphic CRT display circuitInfo
- Publication number
- JPS58203491A JPS58203491A JP57086507A JP8650782A JPS58203491A JP S58203491 A JPS58203491 A JP S58203491A JP 57086507 A JP57086507 A JP 57086507A JP 8650782 A JP8650782 A JP 8650782A JP S58203491 A JPS58203491 A JP S58203491A
- Authority
- JP
- Japan
- Prior art keywords
- character
- crt display
- displayed
- display circuit
- graphic
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Digital Computer Display Output (AREA)
- Controls And Circuits For Display Device (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。(57) [Summary] This bulletin contains application data before electronic filing, so abstract data is not recorded.
Description
【発明の詳細な説明】
(1) 発明の技術分野
本発明は文字を表示するためのグラフィックCRT表示
回路に関するものである。DETAILED DESCRIPTION OF THE INVENTION (1) Technical Field of the Invention The present invention relates to a graphic CRT display circuit for displaying characters.
(2)従来技術と問題点
グラフィックCRT表示においてCRT表示図面が例え
ば第1図(a)のごとく横80文字、縦25行で文字表
示されるとし、且つその1文字が第1図(b)のどとく
8×8ドツトで構成されるものとする。(2) Prior Art and Problems In a graphic CRT display, suppose that a CRT display drawing is displayed with 80 characters horizontally and 25 lines vertically as shown in Figure 1(a), and one of the characters is as shown in Figure 1(b). It is assumed to be composed of 8×8 dots.
このグラフィックCRT表示において従来は第1図(b
)の文字のJ+0 、 J+1 、・・・、J+7語を
第2図(a)に示すようにそれぞれメモリの0番地、8
0番地、・・・というようにとびとびに格納していた。Conventionally, this graphic CRT display is shown in Figure 1 (b).
) characters J+0, J+1,..., J+7 words are stored at memory addresses 0 and 8, respectively, as shown in Figure 2 (a).
It was stored in discrete locations such as address 0, etc.
このCRT表示画面とランダムアクセス記憶素子(以下
RAMと称する)アドレスとの関係を表示すると第2図
(b)のどと(ifiRAMとアドレスカウンタの関係
を表示すると第2図(C)のごとくである。なお第2図
(b)において左側の点線部Aは第1図(a)の最上性
の一番左の1文字に該当し8×8ドツト構成の場合を示
す。また第2図(C)は8×8ドツトで横64文字、縦
24行の場合について示しである。The relationship between this CRT display screen and the address of the random access memory element (hereinafter referred to as RAM) is shown in Figure 2 (b).The relationship between ifiRAM and address counter is shown in Figure 2 (C). In addition, in FIG. 2(b), the dotted line part A on the left side corresponds to the leftmost character of the superlative character in FIG. ) shows the case of 8×8 dots, 64 horizontal characters and 24 vertical lines.
以上のごと〈従来は文字をCRTに表示するために文字
データをRAMに格納するにあたってアドレス計算をし
た上で対応するRAMにデータを格納していた。すなわ
ち1XJO点で文字が表示される場合にはCRT横表示
文字数間隔に5語分のデータを格納しなくてはならずア
ドレス計算をソフトプログラムで行なうため無駄ガ時間
を必要とした。As mentioned above, conventionally, when storing character data in RAM to display characters on a CRT, an address was calculated and then the data was stored in the corresponding RAM. That is, when characters are displayed at 1XJO point, data for five words must be stored in the CRT horizontal display character interval, and address calculation is performed by a software program, which requires wasted time.
(3)発明の目的
上記従来の欠点にかんがみ本発明はRAMのアクセスに
要する時間を短縮したグラフィックCR1表示回路を提
供することを目的とする。(3) Purpose of the Invention In view of the above-mentioned drawbacks of the conventional art, it is an object of the present invention to provide a graphic CR1 display circuit that reduces the time required to access the RAM.
(4)発明の構成
この目的は本発明によればランダムアクセス記憶素子と
、ランダムアクセス手段と、CR1表示用駆動手段を備
えるグラフィックCR1表示回路において、横1×縦J
の点で1文字が表示される場合、前記ランダムアクセス
記憶素子のアドレス順に配置されたデータを1語づつ5
語までがCRT画面の縦方向に順に表示されて1文字と
なシ、つぎの5語がその横隣シの1文字として表示(3
)
され、以降ランダムアクセス記憶素子のアドレス順にJ
語単位でCRT画面上の次の文字(横方向)となるよう
々ランダムアクセス手段を備えたことを特徴とするグラ
フィックCR1表示回路を提供することによって達成さ
れる。(4) Structure of the Invention According to the present invention, in a graphic CR1 display circuit comprising a random access storage element, a random access means, and a CR1 display driving means,
When one character is displayed at the point of
The words up to the first word are displayed vertically on the CRT screen as one character, and the next five words are displayed as one character next to the horizontal character (3
), and thereafter J in the order of the addresses of the random access storage elements.
This is achieved by providing a graphic CR1 display circuit characterized in that it is equipped with a random access means for selecting the next character (horizontally) on a CRT screen word by word.
(5)発明の実施例
以下本発明にか\る実施例を図面により詳細に説明する
。(5) Embodiments of the Invention Below, embodiments of the present invention will be described in detail with reference to the drawings.
CRT表示画面が横80文字、縦25行で文字表示され
るとし、1文字が8×8ドツトで構成されるときにRA
Mのアクセス順序とCRT走査との関係をつぎのように
する。Assuming that the CRT display screen is displayed with 80 characters horizontally and 25 lines vertically, and one character consists of 8 x 8 dots, then RA
The relationship between the access order of M and CRT scanning is as follows.
第1図(b)に示しだ文字語のJ十〇 、 J+1 、
・・・。The letter words J00, J+1, shown in Figure 1(b)
....
J+6 、J+7を第3図(a)に示すように先頭アド
レスから順次す\めて80語のデータを読み出しCRT
の横1本の走査線に該データを表示させる。As shown in Figure 3 (a), J+6 and J+7 are read out sequentially from the first address, totaling 80 words of data, and then transferred to the CRT.
The data is displayed on one horizontal scanning line.
つぎに先頭+1のアドレスから同様に8語刻みでアドレ
スを順次進めて80語のデータを読出し第2本口の走査
線を表示する。この操作を8回行なうと横1行分の文字
(640語のデータ)が表示さく4)
れる。つぎの行の表示は先頭から641語目0データを
先頭アドレスとし上記と同様の動作によシ完成する。Next, from the first address +1, the addresses are sequentially advanced in 8-word increments, 80 words of data are read out, and the scanning line of the second main port is displayed. If you perform this operation eight times, one horizontal line of characters (640 words of data) will be displayed4). The display of the next line is completed by the same operation as above, with the 641st word 0 data from the beginning as the starting address.
本発明によるCRT表示画面とRAMのアドレスとの関
係を第3図(b)に示し、第3図(b)の左側の点線で
かこん九部分人は第1図(a)の最上性の1番左の1文
字に該当する。第3図(C)は本発明における実施例の
アドレスカウンタとRAMとの関係を示し、走査線カウ
ンタのアドレスと桁カウンタのアドレスが変換されてい
ることに注意すべきである。The relationship between the CRT display screen and RAM addresses according to the present invention is shown in FIG. 3(b). Corresponds to the first character on the left. FIG. 3C shows the relationship between the address counter and the RAM in the embodiment of the present invention, and it should be noted that the addresses of the scanning line counter and the addresses of the digit counter are converted.
第4図は本発明を実施するだめの回路のブロック図を示
し、アドレスカウンタ2は2進カウンタによって、構成
され行カウンタ、走査線カウンタ、桁カウンタを含んで
いる。この走査線カウンタの3ピツトの出力および桁カ
ウンタのbビットの出力はアドレス切替回路3によって
それぞれbビットおよび3ビツトに変換されて変換され
た出力アドレスがRAMブロック4にあたえられる。R
AMブロックから読出されたデータは並直列変換回路5
によって直列データとなって画面に順次表示される。な
おタイミング回路1は全回路システムのタイミングをと
る回路である。FIG. 4 shows a block diagram of a circuit for implementing the present invention, in which the address counter 2 is constituted by a binary counter and includes a row counter, a scanning line counter, and a digit counter. The 3-bit output of the scanning line counter and the b-bit output of the digit counter are converted into b-bit and 3-bit output by the address switching circuit 3, respectively, and the converted output address is applied to the RAM block 4. R
The data read from the AM block is sent to the parallel-to-serial conversion circuit 5.
The data is converted into serial data and displayed sequentially on the screen. Note that the timing circuit 1 is a circuit that takes timing of the entire circuit system.
(6)発明の効果
以上詳細に説明したように本発明ではCRTに表示され
る文字データ5語をRAMの連続する5語の領域に格納
し文字を表示するとき自動的に読出すことによj9RA
Mのアクセスに要する時間が短縮される。(6) Effects of the Invention As explained in detail above, the present invention stores five words of character data displayed on a CRT in an area of five consecutive words in RAM and automatically reads them when displaying the characters. j9RA
The time required for accessing M is reduced.
第1図および第2図は従来のグラフィックCR1表示回
路の動作を説明するための図、第3図は本発明にか\る
実施例における動作を説明するだめの図、第4図は本発
明の実施例を示すブロック図である。
図において1はタイミング回路、2はアドレスカウンタ
、3はアドレス切替回路、4はRAMブロック、5は並
直列回路をそれぞれ示す。1 and 2 are diagrams for explaining the operation of a conventional graphic CR1 display circuit, FIG. 3 is a diagram for explaining the operation in an embodiment according to the present invention, and FIG. 4 is a diagram for explaining the operation of the conventional graphic CR1 display circuit. It is a block diagram showing an example of. In the figure, 1 is a timing circuit, 2 is an address counter, 3 is an address switching circuit, 4 is a RAM block, and 5 is a parallel-serial circuit.
Claims (1)
、CRT表示用駆動手段を備えるグラフィックCRT表
示回路において、横1×縦Jの点で1文字が表示される
場合、前記ランダムアクセス記憶素子のアドレス順に配
置されたテークを1語づつ5語までがCRT画面の縦方
向に順に表示されて1文字となシ、つぎの5語がその横
隣りの1文字として表示され、以降ランダムアクセス記
憶素子のアドレス順にJ語単位でCRT画面上の次の文
字(横方向)となるようなランダムアクセス手段を備え
たことを特徴とするグラフィックCRT表示回路。In a graphic CRT display circuit comprising a random access memory element, a random access means, and a CRT display driving means, when one character is displayed at a point of 1 horizontally x vertically J, the character is arranged in the order of the addresses of the random access memory element. Up to five words are displayed one word at a time in the vertical direction of the CRT screen to form one character, and the next five words are displayed as one character next to it horizontally. A graphic CRT display circuit characterized in that it is equipped with a random access means that allows each word to be the next character (in the horizontal direction) on a CRT screen.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP57086507A JPS58203491A (en) | 1982-05-24 | 1982-05-24 | Graphic CRT display circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP57086507A JPS58203491A (en) | 1982-05-24 | 1982-05-24 | Graphic CRT display circuit |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS58203491A true JPS58203491A (en) | 1983-11-26 |
Family
ID=13888889
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP57086507A Pending JPS58203491A (en) | 1982-05-24 | 1982-05-24 | Graphic CRT display circuit |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS58203491A (en) |
-
1982
- 1982-05-24 JP JP57086507A patent/JPS58203491A/en active Pending
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